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Articolo metodologico

Fabbricazione di bassa temperatura Nanotubi di carbonio interconnessioni verticali Compatibile con la tecnologia Semiconductor

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⸱

DOI:

10.3791/53260

⸱

7 dicembre 2015

 , 
1Department of Microelectronics, Delft University of Technology

In questo articolo

Sommario

Viene presentato un metodo per la crescita di nanotubi di carbonio allineati verticalmente a bassa temperatura e la successiva fabbricazione di strutture di test elettrici di interconnessione verticale utilizzando la fabbricazione di semiconduttori.

Abstract

Dimostriamo un metodo per la crescita a bassa temperatura (350 °C) di fasci di nanotubi di carbonio (CNT) allineati verticalmente su film sottili elettricamente conduttivi. A causa della bassa temperatura di crescita, il processo consente l'integrazione con i moderni dielettrici a basso κ e alcuni substrati flessibili. Il processo è compatibile con la fabbricazione standard di semiconduttori e viene presentato un metodo per la fabbricazione di strutture di test con sonda elettrica a 4 punti per strutture di test di interconnessione verticale. Utilizzando la microscopia elettronica a scansione viene studiata la morfologia dei fasci di CNT, che dimostra l'allineamento verticale del CNT e può essere utilizzata per regolare il tempo di crescita del CNT. Con la spettroscopia Raman si studia la cristallinità del CNT. Si è scoperto che i CNT hanno molti difetti, a causa della bassa temperatura di crescita. Le misurazioni di corrente-tensione elettrica delle interconnessioni verticali di prova mostrano una risposta lineare, indicando che è stato raggiunto un buon contatto ohmico tra il fascio di CNT e gli elettrodi metallici superiore e inferiore. Le resistività ottenute del fascio di CNT sono tra i valori medi in letteratura, mentre è stata utilizzata una temperatura di crescita di CNT record bassa.

Introduzione

Il rame e tungsteno, i metalli che vengono attualmente utilizzati per le interconnessioni nella tecnologia state-of-the-art molto su larga scala di integrazione (VLSI), si avvicinano i loro limiti fisici in termini di affidabilità e di conducibilità elettrica 1. Mentre transistori demoltiplicazione generalmente migliora le loro prestazioni, in realtà aumenta la resistenza e la densità di corrente delle interconnessioni. Ciò ha provocato interconnessioni che dominano il circuito integrato (IC) prestazioni in termini di ritardo e consumo energetico 2.

I nanotubi di carbonio (CNT) sono state proposte come alternativa per Cu e W metallizzazione, soprattutto per le interconnessioni verticali (vias) come CNT possono state facilmente coltivate verticale 3. CNT hanno dimostrato di avere un'ottima affidabilità elettrica, permettendo una fino a 1.000 volte superiore densità di corrente di Cu 4. Inoltre, CNT non soffrono di superficie e grano dispersione di confine, che è in aumento il resistivity di Cu su scala nanometrica 5. Infine, CNT hanno dimostrato di essere ottimi conduttori termici 6, che possono aiutare nella gestione termica in chips VLSI.

Per successo dell'integrazione dei CNT nella tecnologia VLSI, è importante che i processi di crescita del CNT è reso compatibile con fabbricazione di semiconduttori. Ciò richiede la crescita bassa temperatura di CNT (<400 ° C) utilizzando materiali e attrezzature che sono considerati compatibili e scalabile per la produzione su larga scala. Mentre molti esempi di vias prova CNT sono state dimostrate in letteratura 7,8,9,10,11,12,13,14, la maggior parte di questi utilizzano Fe come catalizzatore che è considerato come contaminante in IC produzione di 15. Inoltre, la temperatura di crescita utilizzato in molte di queste opere è molto superiore al limite superiore di 400 ° C. Preferibilmente CNT dovrebbe anche essere coltivata inferiore a 350 ° C, al fine di consentire l'integrazione con i moderni dielettrici low-kappa o flessibilesubstrati.

Qui vi presentiamo un metodo scalabile per la crescita di CNT a temperature fino a 350 ° C utilizzando come catalizzatore Co 16. Questo metodo è di interesse per fabbricare differenti strutture elettriche, rappresentati allineati verticalmente CNT in circuiti integrati, che vanno da interconnessione e elettrodi di super-condensatori e dispositivi di emissione di campo. Il catalizzatore di metallo Co è spesso usato in IC di produzione per la fabbricazione di siliciuro di 17, mentre TiN è un materiale barriera spesso usato 7. Inoltre, dimostriamo un processo per la fabbricazione di vias prova CNT mentre solo utilizzando tecniche di produzione di semiconduttori standard. Con questo, vias prova CNT sono fabbricati, ispezionato da microscopia elettronica a scansione (SEM) e spettroscopia Raman, ed elettricamente caratterizzata.

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Protocollo

Attenzione: Si prega di consultare tutte le schede di sicurezza pertinenti (MSDS) prima dell'uso. Molti dei prodotti chimici utilizzati in questo processo di fabbricazione sono altamente tossici e cancerogeni. I nanomateriali possono avere rischi aggiuntivi rispetto alla loro controparte massa. Si prega di utilizzare tutte le pratiche di sicurezza appropriate quando si lavora con attrezzature, prodotti chimici o nanomateriali, compreso l'uso di controlli tecnici (cappa) e dispositivi di protezione individuale (occhiali, guanti, abiti camere bianche).

1. Allineamento Marker Definizione per litografia

  1. Inizia con grado industriale lucido single-sided Si (100) wafer con o n o drogaggio di tipo p.
  2. Rivestire la cialda con 1,4 micron di photoresist positivo. Eseguire 90 sec esametildisilazano (HMDS) trattamento a 130 ° C per favorire l'adesione del fotoresist, seguita da raffreddamento della fetta su un piatto freddo, spin-coating ad una velocità appropriata (3500 rpm), e 90 sec bake morbido unt 95 ° C.
  3. Utilizzando una maschera di foto-litografia e strumento di esposizione esporre i segni di allineamento, dose di esposizione di 120 mJ / cm 2.
  4. Eseguire un unico processo di sviluppo pozzanghera. Eseguire un 90 sec 115 ° C post-esposizione cuocere, seguito da 60 secondi di sviluppo utilizzando sviluppatore e 90 sec duro cuocere in forno a 100 ° C per curare il resistere.
  5. Utilizzare un microscopio per controllare se le aperture di resist sono delle dimensioni corrette.
  6. Etch 120 nm di Si utilizza plasma etching cloro. Questo spessore dà un buon contrasto per i sistemi di allineamento automatico dell'utensile esposizione utilizzato in questo lavoro. Ad esempio, utilizzando un plasma ad accoppiamento induttivo (ICP): 20/40 sccm O 2 / CF 4, 5 mTorr, 60/500 W piastra / potenza RF ICP, 10 sec ossido svolta incisione, seguita da 80/40 SCCM Cl 2 / HBr , 60 mTorr, 20/500 W piastra / potenza ICP RF, 35 sec Si etch.
  7. Utilizzare una spogliarellista plasma di ossigeno per rimuovere il photoresist (1 kW, 400 SCCM O 2 con endpoint rilevazione e 2 min overetch). Poiché il photoresist è curata da solvente come acetone plasma normale non può essere utilizzato.
  8. Pulire i wafer. Prima metterli per 10 min a 99% HNO 3, seguita da risciacquo in acqua deionizzata fino alla resistività dell'acqua è 5 MW (pulito organica). Dopo questo pulito i wafer per 10 min a 65% HNO 3 a 110 ° C, seguita da risciacquo con acqua deionizzata fino alla resistività dell'acqua è 5 MW (metallo pulito). Utilizzare un essiccatore sciacquatrice per asciugare i wafer.

2. inferiore in metallo e strato intermedio dielettrico Deposizione

  1. Utilizzare magnetron sputtering a depositare lo strato metallico fondo del test via. Una pila di tre strati metallici deve essere depositato: 500 nm di Ti, 50 nm di TiN e 100 nm Ti. Il primo strato di Ti è quello di ridurre la resistenza della pila, TiN è lo strato di supporto effettivo per la crescita CNT, e la parte superiore Ti è proteggere il TiN contro danni plasma quando attacco dello strato 12 SiO 2 . Eseguire Ti sputtering utilizzando un target puro Ti con Ar-plasma ad una temperatura del substrato di 350 ° C. Per TiN sputtering reattivo utilizzare una combinazione di Ar e N 2, di nuovo a 350 ° C di temperatura del substrato.
  2. Utilizzando deposizione di vapore chimico plasma (PECVD), depositare uno spesso strato di SiO 2 1 micron. Qui tetraetilortosilicato (TEOS) viene utilizzato come precursore ad una temperatura della piastra di 350 ° C.
    1. Controllare lo spessore dello strato di SiO 2 utilizzando uno strumento appropriato, per esempio un riflettometro o ellissometro.
  3. Coat il wafer con 1,4 micron di photoresist positivo, iniziando con un trattamento 90 sec HMDS a 130 ° C, seguita da raffreddamento della fetta su un piatto freddo, spin-coating ad una velocità appropriata (3500 rpm), e 90 sec morbido cuocere in forno a 95 ° C.
  4. Utilizzando una maschera di foto-litografia e strumento di esposizione, esporre il modello desiderato di aperture, che verrà successivamente inciso nella SiO 2 to formare le vias, allineati per i segni di allineamento, dose di esposizione di 140 mJ / cm 2.
  5. Eseguire un unico processo di sviluppo pozza a partire da un 90 sec 115 ° C post-esposizione bake, seguito da 60 sec sviluppo utilizzando sviluppatore e 90 sec duro cuocere a 100 ° C.
  6. Utilizzare un microscopio per controllare se le aperture di resist sono delle dimensioni corrette e se la sovrapposizione per i segni di allineamento sia corretto.
  7. Plasma etch le aperture di contatto negli SiO 2. Ad esempio, utilizzare un incisore triodo plasma con C 2 F 6 / CHF 3 36/144 sccm a 180 mTorr e 300 W di potenza RF. Se necessario, eseguire test velocità di attacco su un wafer di prova per minimizzare sopra incisione al 5% -10% nel tempo.
    Nota: Sebbene il Ti è resistente all'attacco reattivo in questa chimica fluoro, prolungata esposizione al plasma si tradurrà in incisione fisica dello strato Ti. Se lo strato di TiN è esposto al plasma questo avrà un influen negativoCE sulla crescita del CNT 12. Non utilizzare attacco umido come questo si tradurrà in troppo allargamento delle aperture, rendendo la metallizzazione in alto nella parte 4 problematico.
  8. Rimuovere il sacrificale Ti strato dopo attacco umido in 0,55% HF per 60 sec. Dopo l'incisione risciacquare i wafer con acqua deionizzata fino alla resistività dell'acqua è di 5 MW e utilizzare un essiccatore sciacquatrice per asciugare i wafer.
    Nota: Utilizzando un microscopio può essere controllato se lo strato di Ti viene attaccato lo strato di TiN avrà un colore marrone-oro, mentre il Ti è grigio metallizzato.

3. Catalyst Deposizione e CNT crescita

  1. Evaporare 5 nm di Co usando un evaporatore e-beam. Pump down fino almeno 2x10 -6 Torr, e riscaldare i wafer a 60 ° C con lampade sotto vuoto prima di depositare per rimuovere qualsiasi pellicola d'acqua. La foto-resist utilizzato per definire le aperture di contatto viene mantenuto sul wafer di fornire auto-allineamento del catalizzatore alle aperture di contatto negli SiO 2.
  2. Rimuovereil Co di fuori delle aperture di contatto con l'ascensore-off. Per Co si è constatato che tetraidrofurano (THF) dà i risultati migliori lift-off e la crescita a basse temperature. N-metil-2-pirrolidone (NMP), che è stato utilizzato in precedenza per il decollo dopo Fe evaporazione, è stato trovato per danni un Co troppo misura tale da impedire qualsiasi crescita CNT allineati. Mettere il wafer per 15 min in un bagno ad ultrasuoni con THF a 35 ° C. Risciacquare con acqua deionizzata per 5 minuti e asciugare con un filatore o azoto pistola.
  3. Controllare il wafer sotto un microscopio e verificare la presenza di residui di resistere. Qualora i residui rimangono eseguire un trattamento più lungo ultrasuoni in THF, e facoltativamente utilizzare uno speciale tampone di cotone morbido per scopi lift-off per pulire manualmente via residui.
  4. Eseguire la crescita CNT con bassa pressione deposizione di vapore chimico (LPCVD). Utilizzare la seguente ricetta: 8 min pre-ricottura a 350 ° C con 700 SCCM H 2 a 80 mbar, seguita da una crescita CNT aggiungendo 50 sccm C 2 H 2. A 350 ° C, 60min di crescita dà circa 1 micron di CNT. Se necessario eseguire un test di crescita per sintonizzare l'altezza, che dovrebbe essere lo stesso spessore dello strato di SiO 2. Far raffreddare il reattore e spurgare con N 2.
  5. Utilizzare un microscopio elettronico a scansione per controllare l'altezza del CNT all'interno delle aperture sotto i 45 ° di inclinazione, oppure preparando una sezione trasversale.
  6. Controllare i campioni utilizzando la spettroscopia Raman per determinare la cristallinità della CNT 18.

4. Fesa Metallizzazione

  1. Utilizzare magnetron sputtering per depositare il metallo in alto. Come Ti è un buon contatto metallo CNT 19, primo sputter 100 nm di Ti, seguito da 2 micron di Al (1% Si) senza rompere il vuoto.
  2. Coat il wafer con 3,1 micron di photoresist positivo con una maggiore viscosità, iniziando con un trattamento 90 sec HMDS a 130 ° C, seguita da raffreddamento della fetta su un piatto freddo, spin-coating a 3.000 rpm, e una cottura morbida 90 sec a 95° C.
  3. Utilizzando una maschera di foto-litografia e strumento di esposizione esporre il metallo modello top allineati ai segni di allineamento, dose di esposizione 420 mJ / cm 2, messa a fuoco di -1.
  4. Eseguire un unico processo di sviluppo pozzanghera. Questo inizia con un 90 sec 115 ° C post-esposizione bake, seguito da 60 sec sviluppo utilizzando sviluppatore e 90 sec duro cuocere a 100 ° C.
  5. Utilizzare un microscopio per controllare se le linee di resist sono delle dimensioni corrette e se la sovrapposizione dei marcatori è corretta.
  6. Etch lo stack Ti / Al mediante plasma etching cloro. Ad esempio, utilizzando un plasma ad accoppiamento induttivo: 30/40 sccm Cl 2 / HBr, 5 mTorr, 40/500 W di potenza Platen / ICP RF con rilevamento degli endpoint e l'80% con 15/30 sccm overetch Cl 2 / HBr.
  7. Utilizzare una spogliarellista plasma di ossigeno per rimuovere il photoresist (1 kW, 400 SCCM O 2 con rilevamento degli endpoint e 2 min overetch). Se la copertura metallica non è completo (cioè ci sono fori intornoCNT) utilizzare un solvente organico (ad esempio, NMP) per rimuovere il fotoresist per evitare danni plasma al CNT.
  8. Pulire i wafer. Messo loro per 10 min a 99% HNO 3, seguito da risciacquo con acqua deionizzata fino alla resistività dell'acqua è 5 MW (pulito organica). Utilizzare un essiccatore sciacquatrice per asciugare i wafer.

5. Misurazioni

  1. Utilizzare un microscopio elettronico a scansione in base alle istruzioni del produttore per verificare la metallizzazione superiore del wafer.
    Nota:. Se necessario, il wafer può essere scisso meccanicamente al fine di verificare la completa CNT tramite utilizzando una inclinazione campione di 90 °, per immagini, come mostrato in Figura 3 Come campioni sono elettricamente conduttivi devono essere utilizzati senza trattamenti addizionali e i campioni possono essere montati nel SEM. Generalmente, elevate tensioni di accelerazione di 15 kV o 20 possono essere utilizzate, ma se lo strato SiO 2 è in carica troppo questo può essere ridotto to 5 kV.
  2. Eseguire 4 punti misurazioni sonda IV, per una stazione di prova in combinazione con un analizzatore di parametri a semiconduttore come descritto nella Figura 1 e in Vollebregt et al. 16.
    Nota: Normalmente una spazzata tensione da -0.5 a 0.5 V è sufficiente, come la caduta di potenziale tramite una interconnessione ideale è piccola. Utilizzando una configurazione sonda 4-punto la resistenza di contatto degli aghi della sonda e le resistenze a filo del setup vengono omessi.

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Risultati

Il disegno della struttura misura utilizzata in questo lavoro può essere trovato in Figura 1. Utilizzando una tale struttura la misurazione della resistenza fascio CNT e le resistenze di contatto metallo-CNT può essere determinato con precisione, come sonde e fili resistenze sono aggirate. La resistenza del fascio è una misura per la qualità e la densità del fascio CNT. Per determinare i fasci resistenza di contatto di lunghezza diversa devono essere misurati.

Una tipica imm...

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Discussione

Figura 1 mostra una visione schematica della struttura fabbricata in questo lavoro, e che è stato utilizzato per le misurazioni della sonda 4 punti. Poiché il potenziale è misurata mediante sonde trasportano nessuna corrente, l'esatta caduta di potenziale (V -V H L) sul fascio CNT centrale e suoi contatti al metallo può essere misurata. Diametro maggiore CNT fasci vengono utilizzati per contattare lo strato TiN fondo dalle piazzole di contatto, al fine di ridurre la resistenza totale per ...

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Dichiarazioni

Gli autori non hanno nulla da rivelare.

Ringraziamenti

Parte del lavoro è stato svolto nell'ambito del progetto JEMSiP_3D, che è finanziato dalle autorità pubbliche in Francia, Germania, Ungheria, Paesi Bassi, Norvegia e Svezia, nonché dall'impresa comune ENIAC. Gli autori desiderano ringraziare il personale del Dimes Technology Centre per il supporto all'elaborazione.

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Materiali

Elenco dei materiali utilizzati in questo articolo
NomeAziendaNumero di catalogoCommenti
Si (100) wafer 4"International Wafer ServiceResistenza: 2-5 mΩ-cm, spessore: 525 &; m 
Target Ti-sputter (purezza 99,995%)Praxair
Al (1% Si)-sputter (purezza 99,999%)Praxair
Co (purezza 99,95%)Kurt J. Lesker
SPR3012 fotoresist positivoSviluppatore Dow Electronic Materials
MF-322Dow Electronic Materials
HNO3 (99,9%)KMG Ultra Pure Chemicals
HNO3 (69,5%)KMG Ultra Pure Chemicals
HF 0,55%Honeywell
TetraidrofuranJT Baker
AcetoneSigma-Aldrich
ECI3027 fotoresist positivoAZ
Ortosilicato tetraetile (TEOS)Praxair
N2 (99.9990%)Praxair
O2 (99.9999%)Praxair
CF4 (99.9970%)Praxair
Cl2 (99.9900%)Praxair
HBr (99.9950%)Praxair
Ar (99,9990%)Praxair
C2F6 (99,9990%)Praxair
CHF3 (99,9950%)Praxair
H2 (99,9950%)Praxair
C2H2 ( 99.6000%)Praxair
EVG 120 coater/developerEVG
ASML PAS5500/80 waferstepperASML
SPTS & Omega; mega 201 incisore al plasmaSPTSUtilizzato per Si e incisione del metallo
SPTS & Sigma; igma sputter coaterSPTS
Novellus Concept One PECVDLAM
Drytek 384T incisore al plasmaLAMUtilizzato per l'incisione dell'ossido
CHA Soluzione e-beam evaporatoreCHA
AIXTRON BlackMagic Pro CVDtool AIXTRONCrescita di nanotubi di carbonio
Philips XL50 microscopio elettronico a scansioneFEI
Sverniciatore al plasmaTepla 300PVA TePla
Sciacquatrice Avenger BrillantatriceMicroporcess Technologies
Leitz MPV-SP reflecometroLeitz
Renishaw inVia Spettroscopio RamanRenishaw
Agilent 4156C analizzatore di spettro dei parametriAgilent
Stazione di sonda Cascade MicrotechCascade Microtech
Target sputter Resist

Riferimenti

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