3.2 : 연산 증폭기의 특성.

일반적으로 연산 증폭기(op-amp)로 알려진 연산 증폭기는 특별히 설계된 전자 회로 부품입니다. 그 목적은 정의된 신호 처리 작업을 실행하기 위해 다른 회로 요소와 함께 작동하는 것입니다. Figure 1에 묘사된 연산 증폭기의 등가 회로 모델을 생각해 보십시오. 출력 섹션은 출력 저항 Ro와 병렬인 전압 제어 소스로 구성됩니다.

Figure 1: 비이상적 연산 증폭기의 등가 회로

Figure 1은 입력 저항 Ri가 입력 단자에서 관찰할 수 있는 Thėvenin 등가 저항과 동일하다는 것을 보여줍니다. 마찬가지로, 출력 저항 Ro 는 출력에서 ​​식별할 수 있는 Thėvenin 등가 저항에 해당합니다. 차동 입력 전압(vd)은 접지에 대한 비반전 단자의 전압과 접지에 대한 반전 단자의 전압 간의 차이로 계산됩니다.

연산 증폭기는 이 두 입력 간의 차이를 식별하고 이를 이득 A만큼 증폭하여 출력에 나타나는 전압을 생성합니다. 여기서 A는 개방 루프 전압 이득을 나타냅니다. 이는 출력에서 ​​입력으로의 외부 피드백이 없을 때 연산 증폭기의 이득을 나타내기 때문에 그렇게 명명되었습니다.

피드백은 연산 증폭기 회로를 연구할 때 이해해야 할 필수 개념입니다. 출력을 연산 증폭기의 반전 단자로 피드백하면 네거티브 피드백을 얻을 수 있습니다. 출력에서 입력까지의 피드백 경로가 존재하는 경우 출력 전압 대 입력 전압의 비율을 폐루프 이득이라고 합니다.

연산 증폭기에는 실질적인 한계가 있습니다. 그러한 제한 중 하나는 출력 전압의 크기가 |V_CC|를 초과할 수 없다는 것입니다. 기본적으로 전원 공급 장치 전압이 출력 전압을 결정하고 제한합니다. 차동 입력 전압에 따라 연산 증폭기는 포지티브 포화, 선형 영역 또는 네거티브 포화의 세 가지 모드 중 하나로 작동할 수 있습니다. vd 를 선형 범위 이상으로 높이려고 하면 연산 증폭기는 포화 상태에 도달하여 과정 = V_CC 또는 과정 = -V_CC 가 됩니다.