6.16
커패시턴스 승수 회로는 집적 회로에 사용되어 고가의 커패시턴스가 필요할 때 작은 물리적 커패시턴스의 배수를 생성합니다.
이 회로는 연산 증폭기, 저항기 및 커패시터의 조합을 사용하여 설계되었습니다.
회로의 첫 번째 연산 증폭기는 전압 팔로워로 작동하고 두 번째 연산 증폭기는 반전 증폭기로 작동합니다.
전압 팔로워는 회로에 의해 형성된 커패시턴스를 반전 증폭기에 의해 부과되는 부하로부터 분리합니다.
연산 증폭기의 입력 단자로 전류가 들어가지 않기 때문에 입력 전류는 피드백 커패시터를 통해 흐릅니다.
KCL을 적용하면 저항 측면에서 입력 전압과 출력 전압 간의 관계를 얻을 수 있으며, 이는 전류 표현으로 대체될 수 있습니다.
표현식을 더 재정렬하면 입력 임피던스를 결정하는 데 도움이 됩니다.
적절한 저항 값을 선택하면 입력 단자와 접지 사이에 효과적인 커패시턴스를 생성할 수 있으며, 이는 물리적 커패시턴스의 배수입니다.
연산 증폭기가 포화되는 것을 방지하기 위해 유효 커패시턴스는 반전된 출력 전압에 의해 제한됩니다. 커패시턴스 곱셈이 증가함에 따라 최대 허용 입력 전압은 감소해야 합니다.
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