Name: 실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층의 전위 감소에 대한 이론적 계산 및 실험적 검증 (동영상) | JoVE Journal
Uploaded: 2020-07-17T12:30:00.000+00:00
Duration: 6 min 57 s
Description: 학습하세요 반원통형 공극을 이용한 게르마늄 에피택셜 층의 전위 밀도 감소 방법을 이론적 계산과 실험적 검증을 통해 탐구합니다. 이 연구는 실리콘 광자 소자의 성능 향상에 기여합니다.

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이 작업은 일본 문부과학성(MEXT)의 일본 과학 진흥회(JSPS) KAKENHI(17J10044)의 재정 지원을 받았습니다. 제조 공정은 일본 문부과학성의 "나노기술 플랫폼"(프로젝트 번호 12024046)의 지원을 받았습니다. 저자는 TEM 관찰에 도움을 준 도쿄 대학의 K. Yamashita 씨와 S. Hirata 씨에게 감사의 뜻을 전합니다.

1. 이론적 계산 절차
<ol><li>TD의 궤적을 계산합니다. 계산에서 SEG 마스크가 TDD 감소에 대한 ART 효과를 무시할 수 있을 만큼 얇다고 가정합니다.<ol><li>성장 표면을 결정하고 방정식으로 표현합니다. 예를 들어, 보충 비디오 1a 및 식 (1)에 표시된 대로 시간 진화 매개변수 n = i, SEG Ge 높이(h i) 및 SEG Ge 반지름(r i)을 사용하여 SEG Ge 레이어의 둥근 모양 단면의 시간 진화를 표현합니다. <img alt="Equation 4" src="/files/ftp_upload/58897/58897eq4.jpg" style="opacity: 0.9;"></li>
		<li>성장 표면의 임의 위치에 대한 수직 방향을 결정합니다. 둥근 형상 단면 SEG Ge의 경우, (xi, yi)에서의 법선 선을 보충 비디오 1b에 빨간색 선으로 표시한 바와 같이 <img alt="Equation 7" src="/files/ftp_upload/58897/58897eq7v2.jpg" style="opacity: 0.9;">설명한다. 그런 다음 다음 동시 방정식을 풀어 점 (xi, yi)에서 TD의 가장자리 (xi+1 , yi +1)를 구합니다. <img alt="Equation 10" src="/files/ftp_upload/58897/58897eq10.jpg" style="opacity: 0.9;"></li>
		<li>보충 비디오 1c에 표시된 대로 TD 생성 위치(x 0, 0)에 따라 하나의 TD의 궤적을 계산합니다. 즉, 임의의 TD에 대한 궤적은 전술한 방법에 의해 계산될 수 있다.</li>
		<li>TD가 바닥면으로 침투하여 TDD의 감소에 기여한다고 가정하여 TDD를 계산합니다(즉, SEG Ge 층이 합쳐지는 지점 아래의 TD는 반원통형 공극에 의해 갇히고 상단 표면에 나타나지 않음).</li>
	</ol></li>
</ol>2. 실험적 검증 절차
<ol><li>SEG 마스크 준비<ol><li>SEG 마스크를 제작하기 전에 설계 파일을 준비하여 Ge 성장 영역을 정의합니다. 현재 작업에서는 상용 소프트웨어(예: AutoCAD)를 사용하여 [110] 방향에 정렬된 선과 공간 패턴과 폭 4mm의 사각형 모양의 Si 창 영역을 준비합니다.</li>
		<li>소프트웨어를 사용하여 SEG 마스크(특히 W창 및 W마스크)의 디자인을 결정합니다. W 윈도우는윈도우 폭(Si seed width)이고 W 마스크는 SiO2 마스크 폭이며, SEG Ge 층이 인접한 층들과 합쳐질 수 있도록 한다. 파일 열기를 클릭하여 사각형을 그려 W창과 W마스크를 결정하고 사각형 또는 폴리라인→ 구조→ 결정합니다. 참고: 직사각형의 너비는 W창이 되고 직사각형의 간격은 W마스크가 됩니다. 본 연구에서, W윈도우 및 W마스크 의 최소값은 각각 0.5 μm 및 0.3 μm이며, 이는 채용된 EB 리소그래피 시스템에서의 분해능에 의해 제한된다.</li>
		<li>참고로, 블랭킷 영역으로 간주되는 폭 D의 4mm의 사각형 모양의 Si 창 영역을 그립니다. 사각형 또는 폴리선→ 구조→ 파일 열기 를 클릭하여 사각형 모양의 Si 창을 그립니다. 그림 1 에 표시된 회로도를 사용하여 선 및 공간 패턴과 4mm 정사각형 블랭킷 영역을 준비합니다.</li>
		<li>1-100 Ω∙cm의 저항을 갖는 B 도핑 된 p-Si (001) 기판을 준비한다. 본 연구에서는 4 인치 Si 기판을 사용하십시오. 필요에 따라 피라냐 용액(30% H2O22 mL와 96% H2SO4 80mL의혼합물)으로 기판 표면을 청소합니다.</li>
		<li>튜브 퍼니스의 뚜껑을 열고 유리 막대를 사용하여 퍼니스에 Si 기판을 로드합니다. 본 연구에서는 한 번에 10 개의 Si 기판을 산화시킨다.</li>
		<li>가스 밸브를 열어 건조한 N2 가스를 용광로로 불어넣기 시작합니다. 그런 다음 밸브를 제어하여 가스 유량을 0.5L/m로 설정합니다.</li>
		<li>프로그램을 변경하여 어닐링 온도를 설정합니다. 본 연구에서는 "패턴 단계(모드 2)"를 사용하여 공정 온도를 900°C로 설정합니다. 그런 다음 실행 기능을 눌러 프로그램을 → 실행합니다.</li>
		<li>온도가 900°C에 도달하면 건조 N 2 밸브를 닫고 건조 O 2 밸브(O 2 유량 = 1L/m)를 열고2시간 동안 유지합니다. 알림: 노란색 방에서 2.1.9-2.1.16단계를 수행합니다.</li>
		<li>스핀 코터를 사용하여 산화된 Si 기판을 계면활성제(OAP)로 코팅한 다음 핫플레이트에서 110°C에서 90초 동안 굽습니다.</li>
		<li>계면활성제 코팅 후, 스핀 코터를 이용하여 포토레지스트(예를 들어, ZEP520A)로 Si 기판을 코팅한 후, 핫플레이트 상에서 180°C에서 5분 동안 베이크한다.</li>
		<li>계면활성제와 포토레지스트가 포함된 Si 기판을 전자빔(EB) 라이터에 로드합니다.</li>
		<li>EB 라이터에서 디자인 파일(2.1.2단계에서 준비)을 읽고 작업 파일(WEC 파일)을 만듭니다. WEC 파일에서 선량량을 120μC/cm2 로 설정합니다. 기판 로딩이 완료되면 단일 노출 버튼을 클릭하여 EB 노출 을 수행합니다.</li>
		<li>노출이 끝나면 웨이퍼 운반 → 언로드를 클릭하여 EB 라이터에서 기판을 언로드합니다.</li>
		<li>드래프트 챔버에서 포토레지스트 현상액(ZED)과 현상액용 헹굼(ZMD)을 준비합니다. 노출된 Si 기판을 실온에서 60초 동안 현상액에 담그십시오.</li>
		<li>현상액으로부터 Si 기판을 제거하고,N2 가스로 기판을 건조시킨다.</li>
		<li>현상된 Si 기판을 핫플레이트에 올려 놓고 110°C에서 90초 동안 소성한다.</li>
		<li>EB 노출 및 현상의 결과로 공기에 노출된SiO2 층의 일부를 제거하기 위해 Si 기질을 완충된 불산(BHF-63SE)에 1분 동안 담그십시오.</li>
		<li>유기 포토레지스트 제거제(예를 들어, Hakuri-104)에 15분 동안 침지하여 Si 기판으로부터 포토레지스트를 제거한다.</li>
		<li>Si 기판을 0.5% 희석된 불화수소산에 4분 동안 담그면 윈도우 영역에서 얇은 천연 산화물을 제거하지만SiO2 마스크는 유지합니다. 그런 다음 초고진공 화학 기상 증착(UHV-CVD) 챔버에 로드하여 Ge를 성장시킵니다. 그림 2 는 본 작업에 사용된 UHV-CVD 시스템을 보여줍니다.</li>
	</ol></li>
	<li>에피택셜 Ge 성장<ol><li>SEG 마스크(단계 2.1에서와 같이 제작됨)가 있는 Si 기판을 로드 잠금 챔버에 로드합니다.</li>
		<li>작동 컴퓨터에 표시된 레시피 탭에서 버퍼/주 성장 온도를 설정합니다. SEG Ge 층이 인접한 층과 합쳐지도록 Ge의 주요 성장 기간을 결정합니다. 주요 성장에 대한 지속기간을 결정하기 위해, 평면내/횡방향26에서의 성장을 결정하는 {113}면에서의 Ge의 성장률을 고려한다. 본 연구에서, 주요 성장에 대한 지속 시간을 650°C 및 700°C에 대해 각각 270분 및 150분으로 설정한다.</li>
		<li>메인 창에서 시작을 클릭하면 Si 기판이 자동으로 성장 챔버로 전송됩니다. 참고: 에피택셜 Ge 성장에 대한 프로토콜(단계 2.2.4-2.2.7)이 자동으로 처리됩니다.</li>
		<li>저온(≈380°C)에서 로딩된 Si 기판 상에서 Ge 버퍼를 성장시킨다. Ar중 9%로 희석된 GeH4를 원료 가스로서 사용하고, 완충액 성장 동안 0.5 Pa 동안GeH4 의 분압을 유지한다.</li>
		<li>고온에서 Ge 주층을 성장시킵니다. 주요 성장 동안 0.8 Pa에 대한 GeH4 의 분압을 유지하십시오. 본 연구에서, SEG Ge를 둥근 형상 단면과 {113} 패싯 단면과 비교하기 위해 주 성장 온도에 대해 650 및 700 °C의 두 가지 다른 온도를 사용한다25. 참고: (001) 평면에서 Ge의 성장률은 온도와 무관하게 11.7nm/min이었습니다.</li>
		<li>SEG Ge의 진화와 그 유착을 시각화하기 위해 다른 Si 기판에 10nm 두께의 Si0.3Ge0.7 경계층을 주기적으로 삽입하여 Ge 성장을 수행합니다. Si0.3Ge0.7층은Si2H6및 GeH4 가스를 사용하여 형성되었다. Si0.3Ge0.7층 성장 중에, Si2H6가스의 분압을 0.02Pa로,GeH4가스의 분압을 0.8Pa로 설정한다.</li>
		<li>Si 기판이 성장 챔버에서 로드 잠금 챔버로 자동 이송됨에 따라 로드 잠금 챔버를 환기시키고 Si 기판을 수동으로 언로드합니다.</li>
	</ol></li>
	<li>에칭 피트 밀도(EPD) 측정<ol><li>초음파 세척기를 사용하여 32 mg의 I2 를 67 mL의 CH3COOH에 용해시킨다.</li>
		<li>I2-용해된CH3COOH, 20 mL의HNO3, 및 10 mL의 HF를 혼합한다.</li>
		<li>에칭 피트를 형성하기 위해 Ge 성장 Si 기판을 CH 3COOH / HNO3 / HF / I2 용액에 5-7 초 동안 담그십시오.</li>
		<li>광학 현미경(일반적으로 100x)으로 에칭된 Ge 표면을 관찰하여 에칭된 피트가 성공적으로 형성되었는지 확인합니다.</li>
		<li>원자력 현미경(AFM)을 사용하여 에칭된 피트를 계산합니다. 에칭된 Ge 샘플을 AFM 스테이지에 놓은 다음 자동 접근을 클릭하여 프로브에 접근합니다.</li>
		<li>AFM과 통합된 광학 현미경을 사용하여 관찰 영역을 결정하고 5개의 서로 다른 10μm x 10μm 영역을 스캔합니다. 진폭 감쇠 계수는 자동으로 결정됩니다.</li>
	</ol></li>
	<li>TEM 관찰<ol><li>집속 된 Ge 이온 빔 (FIB 마이크로 샘플링 방법)을 사용하여 유착 / 블랭킷 Ge 층에서 TEM 표본을 채취합니다 (27).</li>
		<li>Ar 이온을 사용하여 이온 밀링 시스템에서 TEM 시편을 연마합니다. 현재 작업에서는 단면 관찰을 위해 TEM 표본을 [110] 방향으로 150-500nm로, 평면도 관찰을 위해 [001] 방향으로 200nm가 되도록 얇게 만듭니다.</li>
		<li>평면도 TEM 시편의 경우 Ge 층의 상단 표면을 비정질 층으로 보호한 다음 Ge 층의 하단(기판) 쪽에서 얇게 만듭니다.</li>
		<li>200kV의 가속 전압에서 TEM 관찰을 수행합니다. 두꺼운(500nm) TEM 표본을 관찰하기 위해 단면 명시야 스캐닝 TEM(STEM) 관찰을 수행합니다.</li>
		<li>Si0.3Ge 0.7경계층이 있는 유착 Ge의 경우 200kV의 가속 전압에서 단면 고각 환형 암시야(HAADF) STEM 관찰을 수행합니다.</li>
	</ol></li>
</ol>

저자는 공개 할 것이 없습니다.

본 연구에서, 4 x 107/cm2 의 TDD를 실험적으로 나타내었다. 추가 TDD 감소를 위해 프로토콜 내에는 주로 SEG 마스크 준비 및 에피택셜 Ge 성장의 2가지 중요한 단계가 있습니다.
그림 4에 표시된 모델은 APR, W창 / (W창 + W마스크)가 0.1만큼 작을 때 유착 된 Ge에서 TDD가 107 / cm2보다 낮게 감소 될 수 있음을 나타냅니다. TDD를 추가로 줄이려면 APR이 더 작은 SEG 마스크를 준비해야 합니다. 단계 2.1.2에서 언급한 바와 같이, W윈도우 및 W마스크의 최소값은 각각 0.5 μm 및 0.3 μm이며, 이는 채용된 EB 리소그래피 시스템에서의 분해능에 의해 제한된다. APR을 감소시키는 한 가지 간단한 방법...

Epitaxial Ge on Si는 광통신 범위 (1.3-1.6 μm)에서 빛을 감지 / 방출 할 수 있고 Si CMOS (Complementary Metal Oxide Semiconductor) 처리 기술과 호환되기 때문에 능동적 인 광자 소자 플랫폼으로 상당한 관심을 끌었습니다. 그러나, Ge와 Si 사이의 격자 불일치가 4.2 %만큼 크기 때문에, 스레딩 전위 (TDs)는 ~ 109 / cm2의 밀도로 Si의 Ge 에피 택셜 층에 형성된다. TD는 Ge 광검출기(PD) 및 변조기(MOD)에서 캐리어 생성 센터로 작동하고 레이저 다이오드(LD)에서 캐리어 재결합 센터로 작동하기 때문에 Ge 광자 장치의 성능이 TD에 의해 저하됩니다. 차례로, 그들은 PD와 MOD들 1,2,3에서 역 누설 전류(J누설)를 증가시킬 것이고, LD들 4,5,6에서 임계 전류(Jth)를 증가시킬 것이다.
Si 상의 Ge에서 TD 밀도(TDD)를 감소시키기 위한 다양한 시도가 보고되었다(보충 그림 1). 열 어닐링은 TD의 움직임을 자극하여 TDD를 일반적으로 2 x 107/cm2로 감소시킵니다. 단점은 Si와 Ge의 혼성 및 인 7,8,9와 같은 Ge의 도펀트의 아웃 확산 가능성이다 (보충 그림 1a). SiGe 등급 버퍼층(10,11,12)은 임계 두께를 증가시키고 TD의 생성을 억제하여 TDD를 감소시키며, 일반적으로 2 x 10 6/cm2로 감소시킨다. 여기서 단점은 두꺼운 버퍼가 Ge 장치와 그 아래의 Si 도파관 사이의 광 결합 효율을 감소시킨다는 것입니다(보충 그림 1b). 종횡비 트래핑(ART)13,14,15는 선택적 에피택셜 성장(SEG) 방법이며 두꺼운 SiO2 트렌치의 측벽에 TD를 트래핑하여 TD를 감소시킵니다(일반적으로 <1 x 10 6/cm2). ART 방법은 두꺼운 SiO 2 마스크를 사용하여 SiO2 마스크에 비해 Ge의 TDD를 감소시키는데, 이는 Si보다 훨씬 위에 위치하며 동일한 단점을 가지고 있습니다 (보충 그림 1b, 1c). Si 필라 시드에서의 Ge 성장 및 어닐링 16,17,18은 ART 방법과 유사하며, <1 x 10 5/cm2의 높은 종횡비 Ge 성장에 의한 TD 트래핑을 가능하게 합니다. 그러나, Ge 유착을 위한 고온 어닐링은 보충도 1a-c(보충도 1d)에서 동일한 단점을 갖는다.
상술한 방법들의 단점이 없는 Si 상에서 낮은 TDD Ge 에피택셜 성장을 달성하기 위해, 본 발명자들은 SEG Ge 성장 7,15,21,22,23에서 지금까지 보고된 다음의 두 가지 주요 관찰에 기초하여 유착 유도 TDD 감소 19,20을 제안하였다 : 1) TD는 성장 표면에 수직으로 구부러져 (단면 투과 전자 현미경 (TEM)으로 관찰), 2) SEG Ge 층의 합체로 인해 SiO2 마스크 위에 반원통형 공극이 형성됩니다.
우리는 TD가 성장 표면의 이미지 힘으로 인해 구부러져 있다고 가정했습니다. Si 상의 Ge의 경우, 이미지 힘은 자유 표면으로부터 1nm 떨어진 거리에서 나사 전위 및 에지 전위에 대해 각각 1.38GPa 및 1.86GPa 전단 응력을 생성한다(19). 계산된 전단 응력은 Ge24에서 60° 전위에 대해 보고된 0.5GPa의 Peierls 응력보다 훨씬 큽니다. 이 계산은 정량적으로 GE SEG 층의 TDD 감소를 예측하며 SEG Ge 성장과 잘 일치한다19. TD의 TEM 관찰은 Si20에서 제시된 SEG Ge 성장에서 TD 거동을 이해하기 위해 수행됩니다. 이미지 힘에 의한 TDD 감소는 열 어닐링 또는 두꺼운 버퍼 층이 없으므로 광자 장치 애플리케이션에 더 적합합니다.
이 기사에서는 제안된 TDD 감소 방법에 사용된 이론적 계산 및 실험적 검증을 위한 특정 방법을 설명합니다.

<table><tbody><tr><td>AFM</td><td>SII NanoTechnology</td><td>SPI-3800N</td><td></td></tr><tr><td>BHF</td><td>DAIKIN</td><td>BHF-63U</td><td></td></tr><tr><td>CAD 디자인</td><td>AUTODESK</td><td>AutoCAD 2013</td><td>소프트웨어</td></tr><tr><td>CH3COOH</td><td>Kanto-Kagaku</td><td>전자공학용</td><td>아세트산</td></tr><tr><td>CVD</td><td>Canon ANELVA</td><td>I-2100 SRE</td><td></td></tr><tr><td>개발자</td><td>ZEON</td><td>ZED</td><td></td></tr><tr><td>개발자 린스</td><td>ZEON</td><td>ZMD</td><td></td></tr><tr><td>EB 라이터</td><td>ADVANTEST</td><td>F5112+VD01</td><td></td></tr><tr><td>Furnace</td><td>Koyo Thermo System</td><td>KTF-050N-PA</td><td></td></tr><tr><td>HF, 0.5 %</td><td>Kanto-Kagaku</td><td>0.5 % HF</td><td></td></tr><tr><td>HF, 50 %</td><td>Kanto-Kagaku</td><td>50 % HF</td><td></td></tr><tr><td>HNO3, 61 %</td><td>Kanto-Kagaku</td><td>HNO3 1.38</td><td>전자 I</td></tr><tr><td>2</td><td>Kanto-Kagaku</td><td>요오드 100g</td><td></td></tr><tr><td>포토레지스트</td><td>ZEON</td><td>ZEP520A</td><td></td></tr><tr><td>포토레지스트 제거제</td><td>Tokyo Ohka</td><td>Hakuri-104</td><td></td></tr><tr><td>계면활성제</td><td>Tokyo</td><td>Ohka OAP</td><td></td></tr><tr><td>TEM</td><td>JEOL</td><td>JEM-2010HC</td><td></td></tr></tbody></table>

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층의 전위 감소에 대한 이론적 계산 및 실험적 검증

Theoretical Calculation and Experimental Verification for Dislocation Reduction in Germanium Epitaxial Layers with Semicylindrical Voids on Silicon

실리콘(Si)의 에피택셜 게르마늄(Ge)에서 스레딩 전위 밀도(TDD)의 감소는 모놀리식 집적 포토닉스 회로를 실현하기 위한 가장 중요한 과제 중 하나였습니다. 본 논문은 TDD 감소를 위한 새로운 모델의 이론적 계산 및 실험적 검증 방법을 설명합니다. 이론적 계산 방법은 전위 이미지 힘 측면에서 선택적 에피택셜 성장(SEG)의 TD와 비평면 성장 표면의 상호 작용을 기반으로 하는 스레딩 전위(TD)의 굽힘을 설명합니다. 계산에 따르면 SiO2 마스크에 공극이 존재하면 TDD를 줄이는 데 도움이됩니다. 실험적 검증은 초고진공 화학 기상 증착 방법과 에칭 및 단면 투과 전자 현미경(TEM)을 통해 성장한 Ge의 TD 관찰을 사용하여 게르마늄(Ge) SEG로 설명됩니다. TDD 감소는SiO2 SEG 마스크 및 성장 온도에 대한 반원통형 공극의 존재 때문일 것이라고 강력히 제안된다. 실험적 검증을 위해, 반원통형 공극을 갖는 에피택셜 Ge 층은 Ge 층의 SEG와 그 합체의 결과로 형성된다. 실험적으로 획득된 TDD는 이론적 모델에 기초하여 계산된 TDD를 재현한다. 단면 TEM 관찰은 TD의 종단과 생성이 모두 반원통형 공극에서 발생한다는 것을 보여줍니다. 평면도 TEM 관찰은 반원통형 공극이 있는 Ge에서 TD의 고유한 거동을 보여줍니다(즉, TD는 SEG 마스크 및 Si 기판과 평행하게 구부러짐).

이론적 계산
그림 3은 6가지 유형의 유착된 Ge 레이어에서 계산된 TD의 궤적을 보여줍니다. 여기서는 조리개 비율(APR)을 W창/(W창 + W마스크)로 정의합니다. 도 3a 는 APR=0.8의 Ge가 합쳐진 둥근 형상의 SEG 원점을 나타낸다. 여기에 2/6 TD가 갇혀 있습니다. 그림 3b 는 APR=0.8의 {113}면 SEG 원점 병합 Ge를 보여줍니다. 여기서 0/6 TD가 갇혀 있습니다. 도 3c 는 APR=0.1의 Ge가 유착된 둥근 형상의 SEG 원...

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층에서 나사산 전위(TD) 밀도를 줄이기 위해 이론적 계산 및 실험적 검증이 제안됩니다. 이미지 힘을 통한 TD와 표면의 상호 작용, TD 측정 및 TD의 투과 전자 현미경 관찰을 기반으로 한 계산이 제공됩니다.

Reduction of threading dislocation density (TDD) in epitaxial germanium (Ge) on silicon (Si) has been one of the most important challenges for the ...

저스레딩 전위 게르마늄은 고성능 실리콘 포토닉 칩을 구현하는 데 매우 중요합니다. 게르마늄-실리콘 계면의 공극은 전위가 가라앉을 때 작동하여 스레딩 전위 밀도를 줄입니다. 이 절차를 시연하는 사람은 제 연구실의 석사 과정 학생인 Mohammed Faiz입니다.시작하려면 상용 소프트웨어를 사용하여 선 및 공간 패턴과 사각형 모양의 실리콘 창 영역이 포함된 설계 파일을 준비하여 게르마늄 성장 영역을 정의합니다. 그런 다음 창 너비와 마스크 너비를 결정하여 선택적 에피택셜 성장 마스크를 준비하고, 소프트웨어를 사용하여 파일 열기, 구조, 사각형 또는 폴리라인 옵션을 클릭하여 사각형을 그립니다. 저항률이 1에서 100옴 센티미터인 붕소 도핑된 p-실리콘 기판을 준비하려면 관로의 뚜껑을 열고 유리 막대를 사용하여 실리콘 기판을 용광로에 로드합니다.가스 밸브를 열어 건조 질소 가스를 용광로에 불어 넣기 시작합니다. 그런 다음 밸브를 제어하여 가스 유량을 분당 0.5리터로 설정합니다. 프로그램을 변경하여 어닐링 온도를 설정하십시오.온도가 섭씨 900도에 도달하면 건조 질소 밸브를 닫으십시오. 건조 산소 밸브를 열고 2시간 동안 유지합니다. 산화된 실리콘 기판을 스핀 코터를 사용하여 계면활성제로 코팅한 다음 핫 플레이트에서 섭씨 110도에서 90초 동안 굽습니다.계면활성제 코팅 후, 앞에서 설명한 대로 스핀 코팅기를 사용하여 실리콘 기판을 포토레지스트로 코팅합니다. 그런 다음 핫 플레이트에서 섭씨 180도에서 5분 동안 굽습니다. 드래프트 챔버에서 포토레지스트 현상액과 현상액을 위한 헹굼을 준비한 후 노출된 실리콘 기판을 실온에서 60초 동안 현상액에 담그십시오.그런 다음 현상된 실리콘 기판을 핫 플레이트에 올려 섭씨 110도에서 90초 동안 굽습니다. 다음으로, 전자빔 노출 및 발달의 결과로 공기에 노출 된 이산화 규소 층의 일부를 제거하기 위해 실리콘 기판을 완충 된 불화 수소산에 1 분 동안 담그십시오. 실리콘 기판에서 포토레지스트를 제거하려면 유기 포토레지스트 제거제에 15분 동안 담근 다음 0.5% 희석된 불산에 4분 동안 담궈 창 영역의 얇은 천연 산화물을 제거하지만 이산화규소 마스크는 유지합니다.에피택셜 게르마늄 성장의 경우, 선택적 에피택셜 성장 마스크가 있는 실리콘을 로드 록 챔버에 로드합니다. 작동 컴퓨터에 표시된 레시피 탭에서 버퍼 주 성장 온도를 설정합니다. 선택적 에피택셜 성장 게르마늄 층이 인접한 층

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연구

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이 작업은 원자 층 증착에 의해 게르마늄 기판 상에 직접 결정 된 SrTiO3 (3)의 성장 및 특성화에 대한 세부 절차. 절차는 금속 산화물 반도체 소자에 모 놀리 식 반도체 산화물을 통합하는 모든 화학 성장 법의 성능을 나타낸다.

원자 층 증착을 통해 게르마늄에 페 로브 스카이 스트론튬 티탄의 에피 택셜 성장

전기적 보조 변형 (EAD)에 대한 전기 및 열 영향을 분리하는 것은 거시적 인 샘플을 사용하여 매우 어렵습니다. 금속 샘플 마이크로 및 나노 구조와 함께 커스텀 테스트 절차가 개발되어이 샘플에서 주울 가열 및 전위 전개없이 형성에인가 된 전류의 영향을 평가했습니다.

에 대한 소설 방법<em&gt; 현장에서</em&gt; 나노 크기 시편의 전자 기계적 특성 분석

2차원 전자가스(2DEG)로서0.75Ga0.25를기반으로 하는 평면 및 탄도 요셉슨 접합부(JJS)의 배열로 구성된 양자 집적 회로(QIC)가 입증되었습니다. 2차원(2D) JJ와 QIC의 제조를 위한 두 가지 방법이 논의된 후, 켈빈 이하의 온도에서 양자 수송 측정을 시연합니다.

초전도 2차원 전자 가스 플랫폼의 확장 가능한 양자 집적 회로

여기, 우리는 높은 시 소수 캐리어 수명으로 높은-성능 격차/Si heterojunction 태양 전지를 개발 하는 프로토콜을 제시.

높은 성능 격차/Si Heterojunction 태양 전지 개발

제시된 방법은 2차 이온 질량 분석법과 관련된 측정 아티팩트를 식별 및 해결하고 고체 물질에서 불순물/도펀트의 사실적인 3D 분포를 얻는 방법을 설명합니다.

2차 이온 질량분석법을 사용한 분리된 불순물의 3D 깊이 프로파일 재구성

여기에서는 레이저 스캐닝 현미경을 사용하여 테스트 중인 금속 라인을 통해 전자이동된 부피를 결정하는 작업 흐름에 대해 설명합니다. 다양한 실험 변수를 변화시킴으로써 일렉트로마이그레이션에 대한 다양한 정보를 얻을 수 있습니다. 이 연구에서는 일렉트로마이그레이션의 시작 기간을 결정합니다.

Laser Scanning Microscopy를 사용하여 몰리브덴 디실리사이드의 일렉트로마이그레이션 측정

학습하세요 반원통형 공극을 이용한 게르마늄 에피택셜 층의 전위 밀도 감소 방법을 이론적 계산과 실험적 검증을 통해 탐구합니다. 이 연구는 실리콘 광자 소자의 성능 향상에 기여합니다.

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층의 전위 감소에 대한 이론적 계산 및 실험적 검증

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