Name: Silicium-Metall-Oxid-Halbleiter-Quantenpunkte für Einzelelektronen Pumping (Video) | JoVE Journal
Uploaded: 2015-06-03T15:00:00.000+00:00
Duration: 14 min 58 s
Description: Erfahren Sie die Herstellung von Silizium-Quantenpunkten als Einzelektronen-Pumpen mit Mehrfach-Gate-Technik. Diese Methode ermöglicht präzise Kontrolle über Elektronentransfer für elektrische Metrologie.

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Wir danken KY Tan, P. See und GC Tettamanzi für hilfreiche Diskussionen. Wir danken für die finanzielle Unterstützung aus dem Australian Research Council (Grant No DP120104710), der Akademie von Finnland (Erteilungsnummer 251748, 135794, 272806) und Unterstützung von der Australian National Herstellungsanlage für die Herstellung von Bauelementen. AR erkennt finanzielle Unterstützung von der University of New South Wales Early Career Researcher Grant-Schema. Die Bereitstellung von Einrichtungen und technische Unterstützung von Aalto-Universität in Micronova Nanofabrication Center wird auch anerkannt.

Hinweis: Dieses Protokoll beschreibt die zur Herstellung, Verpackung und testen Einzelelektronenpumpen auf Basis von Silizium-MOS-Technologie QD Verfahren. Die in den Absätzen 1 und 2 diskutierten Schritte werden in einem Reinraum durchgeführt ISO5, während jene des § 3 sind in ISO6 Labors durchgeführt. Umgebungsbedingungen werden ständig kontrolliert. Sollwerte für Temperatur und Luftfeuchtigkeit werden bei 20 ± 1 ° C und 55% ± 5% eingestellt sind. 1. Microfabrication <ol><li> Feldoxid <ol><li> Reinigen des Wafers durch Eintauchen in die folgenden: Piranha Ätzung (10 min), entionisiertem (DI) Wasser (10 min), RCA-2-Lösung (VE-Wasser 175 ml, 30 ml HCl, H 2 O 2 30 ml bei 100 ° C für 10 min), entionisiertem Wasser (5 min), Fluorwasserstoffsäure (HF) in Wasser verdünnt, 10: 1 (10 sec), DI Wasser (10 min). Verwenden Sie Schutzkleidung beim Umgang mit HF (dh Schutzbrille, Schürze PVC und PVC-Handschuhe). Gehen Sie in der angegebenen Reihenfolge. </li><li> Setzen Sie den Waferim Oxidationsofen bei 900 ° C und die Oxidation in Schritten wie folgt: Trocken O 2 (10 min), nasse O 2 (40 min), trockenen O 2 (10 min), N 2 (15 min). </li></ol></li><li> Ohmsche Kontakte <ol><li> Führen Sie Photolithographie und Ätzen Oxid. <ol><li> Zahlen Sie nur wenige nm dicken Haftvermittlerschicht Hexamethyldisilazan (HMDS) auf die Waferoberfläche wie folgt: pre-bake auf einer Heizplatte bei 110 ° C für 1 min, gießen ~ 50 ml HMDS in einem Becherglas, das Becherglas und der Wafer in die Vakuumkammer zu evakuieren, und warten, 2 min. </li><li> Spin eine 2-4 um dicke Schicht Photolack auf beiden hinteren und vorderen Seiten des Wafers (3.000-5.000 UpM, 25-40 sec, je nach gewünschter Dicke). </li><li> Aussetzen UV-Licht in Mask Aligner (10 mW / cm 2 für 4-10 sec nach Stärke widerstehen). Nachhärten auf einer Heizplatte bei 110 ° C für 1 min. </li><li> Entwickeln Sie für 1-2 Minuten, dann in entionisiertem Wasser spülen. </li&gt; <li> Führen O 2 Plasmaätzen für 20 min (Druck = 340 mTorr; einfallenden Leistung = 50 W reflektierte Leistung &lt;1 W). </li><li> Etch Oxid in gepufferter Fluorwasserstoffsäurelösung (15: 1, 4-5 min Ätzrate ≈ 20 nm / min bei 30 ° C). Spülen in deionisiertem Wasser (5 min). Föhnen mit N 2. </li></ol></li><li> Entfernen Fotolack durch Eintauchen in Aceton. Spülen in Isopropanol (IPA), dann föhnen mit N 2. </li><li> Platzieren Wafer in einem Ofen bei 1000 ° C mit Phosphorquelle (N &amp; sub2; -Strom für 30-45 min in Abhängigkeit von gewünschten Dotierungsdichte). </li><li> Kontaminierte Oxidschicht mit HF-Säure in Wasser verdünnt (10: 1, 3-4 min, Ätzrate ≈ 40 nm / min bei 30 ° C) gründlich in entionisiertem Wasser (10 min). </li><li> Oxidieren, wie in 1.1.2. </li></ol></li><li> Gateoxid <ol><li> Wiederholen Sie die Schritte 1.2.1 und 1.2.2. </li><li> Platzieren Wafer in speziellen Ofen bei 800 ° C und die Oxidation in Schritten wie folgt: Trocken O 2 (10 min), dichloroethylene + O 2 (20 min), trockenen O 2 (10-30 min in Abhängigkeit von gewünschten Oxiddicke), N 2 (15 min). </li></ol></li><li> Ohmsche Kontakte Metallisierung <ol><li> Wiederholen Sie Schritt 1.2.1. </li><li> Platzieren Wafer in Elektronenstrahlverdampfer. Verdampfen 100 nm Aluminium auf 0,2-0,5 nm / sec und 5 x 10 -6 Torr. </li><li> Einweichen des Wafers in N-Methyl-2-pyrrolidon (NMP) auf Heizplatte bei 80 ° C für 1 h zum Abheben des Metalls. Verwenden Ultraschallbewegung, wenn nötig. Spülen Sie in IPA für 2 min. Föhnen mit N 2. </li><li> Temperung in Formiergas bei 400 ° C für mindestens 15 min. </li></ol></li></ol> 2. Nanofabrication <ol><li> Wafer Dicing <ol><li> Spin jede wider auf den Wafer, um als Schutzschicht dienen (Art des Polymers und Spinnparameter sind irrelevant in dieser Phase). </li><li> Diamantspitze verwenden Dicer, den Wafer in einzelne Chips von ca. 10 x 2 mm 2 geschnitten. </li></ol></li><li>Reinigung <ol><li> Tauchen Sie ein in NMP für 1 h auf Heizplatte bei 80 ° C, dann in IPA spülen für 2 min. Föhnen mit N 2. </li><li> Führen O 2 Plasmaätzen für 5 min (einfallende Leistung = 50 W reflektierte Leistung &lt;1 W). </li><li> Spin sauber mit Aceton und IPA (7500 rpm, 30 s) </li></ol></li><li> Ausrichtmarkierungen Musterung <ol><li> Spin Polymethylmethacrylat (PMMA 950k) A4 Resist (5,000-7,500 rpm, 30 s in Abhängigkeit von der gewünschten Dicke). Typische Arbeitsdicke ≈ 150-200 nm. Backen Sie das Resist auf einer Heizplatte bei 180 ° C für 90 sec. </li><li> Führen Sie Elektronenstrahllithographie. Verwenden Sie die folgenden Schreibbedingungen: Strahlenergie = 30 keV, Strahlstrom ≈ 30 pA, Ortsdosis ≈ 500-650 &amp; mgr; C / cm 2, je nach Größe und Marker Lackdicke. </li><li> Entwickeln des Resists in einer Lösung aus Methylisobutylketon und IPA (1: 3) für 40-60 Sekunden, dann in IPA spülen für 20 Sekunden. Föhnen mit N 2 gun. </li><li> Platzder Chip in Elektronenstrahlverdampfer. Verdunsten 15 nm Ti und 65 nm von Pt bei 0,2-0,4 nm / s und 5 x 10 -6 Torr. </li><li> Heben Sie den Metall wie in Schritt 1.4.3. </li><li> Saubere Chip wie in den Schritten 2.2.2-2.2.3. </li></ol></li><li> Gatestrukturierungs <ol><li> Spin zu widerstehen, wie in 2.3.1. </li><li> Führen Sie Elektronenstrahllithographie. Verwenden Sie die folgenden Schreib Bedingungen für Hochauflösung Features: Strahlenergie = 30 keV, Strahlstrom ≈ 30 pA, Ortsdosis ≈ 500-700 &amp; mgr; C / cm 2. Schreiben Bedingungen für niedrige Auflösung Features: Strahlenergie = 15 keV, Strahlstrom ≈ 10 nA, Ortsdosis ≈ 400-600 &amp; mgr; C / cm 2. </li><li> Entwickeln des Resists, wie in 2.3.3. </li><li> Platzieren Sie den Chip in thermischen Verdampfer. Verdampfen Al bei 0,1-0,4 nm / sec und 1-9 x 10 -6 mbar. Zielstärke je nach Schichtnummer, wie in Figur 2B (25-35 nm für die Schicht 1, 45-65 nm für die Schicht 2 gezeigt, 75-90 nm für Layer 3). </li><li> Heben Sie den Metall wie in Schritt 1.4.3. </li><li> Zuführen Al Oxidation auf einer Heizplatte bei 150 ° C für 5-10 min. </li><li> Saubere Chip, wie in Schritt 2.2.3. </li><li> Wiederholen Sie die Schritte 2.4.1-2.4.7 zweimal, um die 3-Schicht-Gate-Stapel zu realisieren. </li></ol></li></ol> 3. Geräte-Verpackung <ol><li> Dice Chip, wie in Schritt 2.1 </li><li> Spülen Sie die daraus resultierenden kleineren Chips in Aceton und IPA für 2 min. </li><li> Kleben Sie ein Einzelstück mit einer gedruckten Leiterplatte (PCB) mit PMMA A5. Warten Sie 2 Minuten, bis es trocken. Alternativ zur Thermalisierung zu verbessern, verwenden Silber Epoxy. </li><li> Laden Sie die Platine auf eine Wedge-Bonder und fahren Sie mit Verkabelung. </li></ol> 4. Vorrichtung Integritätstests <ol><li> Montieren Sie die Platine mit dem drahtgebundenen Gerät auf eine Tauchsonde. </li><li> Verdrahten Sie die elektrischen Leitungen der Leiterplatte, die denen der Tauchsonde. </li><li> Stecken Sie die Sonde in ein Gefäß mit flüssigem Helium. Fahren Sie langsam, um übermäßige Helium b vermeidenÖl-off. </li><li> Für jedes Gerät Tor, schließen Sie den entsprechenden Raumtemperatur-Elektrode der Sonde an eine Source-Measure-Einheit, während die anderen Gatter geerdet. Stellen Sie die Einhaltung der Strom auf wenige nA. Fegen Sie die Spannung von Null bis 1,5 V in Schritten von 0,1 V, zu messen und nehmen Sie das aktuelle. </li><li> Verbinden jede Gateleitung auf eine batteriebetriebene variable Gleichspannungsquelle, die Source-Leitung auf dem integrierten Wechselspannungsquelle aus einem Lock-in-Verstärker und die Ablaufleitung mit dem Eingangsanschluss des Lock-in-Verstärker. </li><li> Messen Sie die Quelle an Leitfähigkeit für verschiedene Gate-Spannung-Konfigurationen (siehe Abbildung 4) entleeren. <ol><li> Weltweit Rampe bis die Spannungen an die Gates BL, BR, PL, SL und DL, aufgebracht, indem C1 und C2 Tore geerdet. Notieren Sie die &quot;Turn-on &#39;Geräteeigenschaften. </li><li> Individuell Rampe ab jede Gate-Spannung und notieren Sie die Tore &quot;Pinch-off &#39;Eigenschaften. </li><li> Passen Sie die Gate-Spannungen elektrostatisch definieren eine quantum Punkt, indem die Spannungen an BL und BR (PL, SL und DL) kleiner (größer) als die Einschalt-Spannungen. Notieren Sie die Coulomb-Blockade Eigenschaften. </li></ol></li></ol>

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Die Autoren haben nichts zu offenbaren.

Das Protokoll in dieser Veröffentlichung beschreibt die Techniken zu fertigen Silizium-MOS-QDs, sowie die experimentellen Verfahren, um ihre Funktionsfähigkeit zu testen und betreiben sie als Einzelelektronenpumpen. Bemerkenswert ist, durch Anpassen der Gate-Design, kann das gleiche Herstellungsverfahren eingesetzt werden, um Geräte für den Quanten-Bit-Anzeige und Steuerung 17 sowie Ladungspump 12,13 produzieren. Wir stellen fest, dass viele der Prozessparameter in diesem Artikel zitiert kann variieren in Abhängigkeit von den Herstellungswerkzeuge verwendet (Kalibrierung, Marke oder Modell), sowie von der Art der Silizium-Substrat (Dicke und Hintergrunddotierungsdichte). Größen wie Lithographie-Belichtungsdosis oder die Entwicklungszeit, Ätzen oder Oxidation Dauer, müssen sorgfältig kalibriert und getestet, um eine verlässliche Rendite zu gewährleisten. Weiterhin ist es von entscheidender Bedeutung, um eine Kreuzkontamination, die aus der Verwendung der gleichen Herstellungswerkzeuge für unterschiedliche Prozesse zu vermeiden. Zu diesem Zweck ist eine Anzahl von crtische Schritte mit Geräten durchgeführt ausschließlich Siliziumverarbeitung gewidmet wie Metallverdampfer, Sauerstofföfen und HF Bäder. Allgemeiner wird Silizium Zeichnung ein wachsendes Interesse als das Material der Wahl, um Ladungspumpen 18-20 realisieren. Dies ist zum Teil auf die attraktive Perspektive der Umsetzung einer neuen Quanten-basierten elektrischen Strom mit Hilfe eines Standard-Industrie-kompatiblen Siliziumprozess. Dies würde aus etablierten und zuverlässigen Integrationstechniken für Skalierbarkeit, Parallelisierung und Fahraufwand profitieren. Wichtig ist, dass eine vollständige komplementäre MOS (CMOS) Technologie, frei von traditionellen Metall als Gate-Material, stark reduziert Hintergrundladungsfluktuationen in Einzelelektronenvorrichtungen 21 dargestellt. Solche Schwankungen können sich schädlich bei der Erreichung messtechnische Genauigkeit ist. Die hier diskutierten Protokoll zur Realisierung von MOS Nanogeräte mit Metallgates begrenzt. Deshalb, um Achieve volle Industrietauglichkeit und Ladungsfluktuationen reduzieren, ist es notwendig wäre, um die Gate-Abscheidungstechniken modifizieren und hochdotierten polykristallinen Silicium als Gate-Material sein. Zusammenfassend haben die MOS-QD Pumpen hier diskutierten kürzlich kombiniert den technologischen Vorsprung von Silizium mit einer sehr guten Leistung in Bezug auf genaue aktuelle Generation 13. Dies ergibt sich aus der hohen Flexibilität der Konstruktion und Herstellungsverfahren, die ein bis mehrere Gate-Schichten, die zu einer kompakten und vielseitigen System-Stack zu ermöglichen. Das so erhaltene feine Einstellbarkeit des elektrostatischen Begrenzung des Punkt zusammen mit dem Potential, um Hintergrundladungsfluktuationen reduzieren die Bühne zu überwinden die wichtigsten Herausforderungen in anderen Halbleiter beobachtet Pumpen 22,23.

Silizium ist das Material der Wahl für den größten Teil der modernen Mikroelektronik. Seine Eigenschaften, kombiniert mit fortschrittlichen lithographischen Techniken, haben es der Halbleiterindustrie ermöglicht, eine sehr großflächige Integration zu erreichen und Milliarden von Transistoren pro Chip zu liefern. Die Metalloxid-Halbleiter-Technologie (MOS)1 war der Schlüssel zu diesem unaufhaltsamen technologischen Fortschritt2. Kurz gesagt, es basiert auf einem selektiv dotiertenSi-Substrat, das thermisch oxidiert wird, um ein hochwertiges SiO2-Gate-Oxid zu züchten, auf dem eine Metall-Gate-Elektrode abgeschieden wird. Kürzlich wurde gezeigt, dass die Verwendung eines Stapels von Gate-Oxiden von Vorteil sein könnte3 . Während die derzeitigen Industriestandards minimale Strukturgrößen für Gate-Längen unter 20 nm erreicht haben, wird immer deutlicher, dass auf diesem Miniaturisierungsniveau schädliche quantenmechanische Phänomene ins Spiel kommen, die eine weitere Verkleinerung erschweren können4.
Bemerkenswerterweise ist Silizium auch ein hervorragendes Wirtsmaterial, um die Quanteneigenschaften der Elektronenladung und des Spins5 zu nutzen. Dadurch hat sich das Anwendungsspektrum auf völlig neue Bereiche wie Quantencomputing6 und quantenelektrische Messtechnik7 erweitert. Unter anderem5 hat die Verwendung einer Multi-Gate-MOS-Technologie8,9 zu elektrostatisch definierten Quantenpunkten (QD) geführt, deren Belegung bis auf Einzelelektronenebene10 gesteuert werden kann. Im Gegensatz zum herkömmlichen MOS-Prozess, bei dem nur ein Gate pro Transistorbenötigt wird 1, werden diese QDs über einen dreischichtigen Stapel von Al/Al yOx Gattern definiert, die zur selektiven Akkumulation von Elektronen an der Si/SiO2-Grenzfläche sowie zur Bereitstellung eines lateralen und vertikalen Einschlusses11 verwendet werden.
Obwohl diese Geräte ursprünglich für Quantencomputeranwendungen entwickelt wurden, haben sie in letzter Zeit auch vielversprechende Leistungen als messtechnische Werkzeuge gezeigt12,13. Im Bereich der quantenelektrischen Messtechnik ist ein langjähriges Ziel die Neudefinition der Einheit Ampere in Bezug auf die Elementarladung (e) 14. Der Schwerpunkt liegt insbesondere auf der Realisierung von nanoskaligen Ladungspumpen, um den Transfer einzelner Elektronen rechtzeitig und genau zu takten. Diese Bauelemente erzeugen makroskopisch quantisierte elektrische Ströme, I=nef, wobei f die Frequenz eines externen Antriebsoszillators und n eine ganze Zahl ist. Bisher wurde die beste Leistung mit einer GaAs-basierten Pumpe erreicht, indem sie einen Strom von mehr als 150 pA bei einer relativen Unsicherheit von 1,2 ppm15 lieferte. In jüngster Zeit haben sich Silizium-MOS-QDs auch durch die Implementierung hochpräziser Einzelelektronenpumpen hervorgetan, da sie den Ladungseinschluss13 fein abstimmen können.
Hier diskutieren wir das Protokoll, das für die Herstellung von Silizium-MOS-QDs verwendet wird. Darüber hinaus werden der kryogene Aufbau beschrieben, mit dem die Integrität der Bauelemente nach der Herstellung getestet wurde, und der Aufbau zur Durchführung von Ladungspumpexperimenten. Schließlich werden repräsentative Messungen des quantisierten elektrischen Stroms berichtet.

<table><tbody><tr><td>Siliziumwafer</td><td>TOPSIL</td><td></td><td>4 Zoll</td></tr><tr><td>Elektronenstrahl-Lithographiemaschine</td><td>Raith gmbh</td><td></td><td>Raith 150two</td></tr><tr><td>E-Beam-Resist&nbsp;</td><td>MicroChem gmbh</td><td></td><td>PMMA</td></tr><tr><td>Photoresist</td><td>MicroChem gmbh</td><td></td><td>nLOF2020</td></tr><tr><td>Mask Aligner</td><td>Quintel</td><td></td><td>Q6000</td></tr><tr><td>Photoresist Entwickler</td><td>MicroChem gmbh</td><td></td><td>AZ826MIF</td></tr></tbody></table>

silicium-metall-oxid-halbleiter-quantenpunkte für einzelelektronen pumping

Silicon Metal-oxide-semiconductor Quantum Dots for Single-electron Pumping

Da massenproduzierte Siliziumtransistoren die Nanoskala erreicht haben, werden ihr Verhalten und ihre Leistungen zunehmend durch quantenmechanische Effekte wie das Tunneln durch einzelne Dotierstoffe, die Streuung über Grenzflächendefekte und diskrete Fallenladungszustände beeinflusst und oft verschlechtert. Die Fortschritte in der Siliziumtechnologie haben jedoch gezeigt, dass diese Phänomene für eine neue Klasse quantenbasierter Elektronik nutzbar gemacht und genutzt werden können. Unter anderem kann die Multi-Layer-Gated-Silizium-Metall-Oxid-Halbleiter (MOS)-Technologie verwendet werden, um einzelne Ladungen oder Spins zu kontrollieren, die in elektrostatisch definierten Quantenpunkten (QD) eingeschlossen sind. Diese QD-basierten Bauelemente sind eine hervorragende Plattform für Quantencomputeranwendungen, und kürzlich wurde gezeigt, dass sie auch als Einzelelektronenpumpen verwendet werden können, die genaue Quellen für quantisierten Strom für messtechnische Zwecke sind. Hier diskutieren wir im Detail das Herstellungsprotokoll für Silizium-MOS-QDs, das sowohl für Quantencomputer- als auch für Quantenmessanwendungen relevant ist. Darüber hinaus beschreiben wir Charakterisierungsmethoden, um die Integrität der Bauelemente nach der Herstellung zu testen. Abschließend geben wir eine kurze Beschreibung des Messaufbaus, der für Ladungspumpexperimente verwendet wird, und zeigen repräsentative Ergebnisse der elektrischen Stromquantisierung.

Vorrichtungsherstellungs Die anfängliche Mikroprozess (Unterabschnitt 1 des Protokolls) auf einem kommerziellen 4-Zoll-hochreinen Silizium-Wafer durchgeführt (n-Typ-Dotierungskonzentration ≈ 10 12 cm -3; Widerstand&gt; 10 kΩcm, Dicke = 310 bis 340 &amp; mgr; m ). Das Ziel ist es, das Substrat, auf dem die Gate-Elektroden abgeschieden wird realisieren. Dieses Substrat besteht aus einem intrinsischen Bereich mit Feldoxid (Schritt 1.1), einem n + -Bereich mit Feldoxid (Schritt 1.2), einer Eigenleitungsbereich mit hochwertigen Gateoxid (Schritt 1.3) verschlossen capped eingekapselt wird, und eine metallisierte n + Region Ohmsche Kontakte (Schritt 1.4). 1A-D zeigen die Hauptschritte des Mikroprozesses. 1E zeigt eine mikroskopische Aufnahme eines Substrats Feld nach Mikro. Die minimale Merkmalsgröße für die Lithographie bei dieser Stufe beträgt etwa 4 um. Die SiO2-Oxid-Schicht in Schritt 1.1 gezüchtet hat eine nominale Dicke von 100 nm auf und ist als Passivierungsschicht verwendet wird. Die n-Typ-Bereiche, die als ohmsche Leiter wirken über Phosphordiffusion erhalten. Die Zieldotierungsdichte beträgt ca. 19. Oktober - 20. Oktober cm -3. Das hochwertige SiO 2, die selektiv gewachsen wird als Gate-Dielektrikum verwendet wird, hat eine nominelle Dicke von 5 nm. Die Zielschnittdefektdichte &lt;10 10 eV -1 cm -2 in der Mitte der Lücke. Ein engagiertes und absichtlich eingebaute Dreifachwandofen für dieses Verfahren verwendet. Dieses System wurde entwickelt, um eine Verunreinigung von Schwermetallionen und mobilen Alkaliionen zu minimieren, als auch von Feuchtigkeit zu vermeiden Diffusion in die Oxidationskammer. Um die elektrischen Kontakte zu bilden, werden Aluminiumpads über Elektronenstrahlverdampfung auf einem Teil der n-Typ-Bereichen abgeschieden. Die Nanofabrikationsprozess (siehe Unterabschnitt 2) auf dem Chip durchgeführt substrates durch Zerteilen des Wafers in Schritt 1 Ziel verarbeitet erhalten ist es, die nanoskalige Gate-Elektroden verwendet, um elektrostatisch definieren die MOS QDs zu realisieren. Jeder Nanofabrikation Lauf erzeugt typischerweise 10-15 Komplettgerät Proben. Rasterelektronenmikroskopische Aufnahme (REM) Abbildung 1-2 Geräte pro Charge wird in der Regel durchgeführt, um zu bestätigen, dass die EBL Lithographieschritte erfolgreich waren. Da SEM-Bildgebung kann Ladungen in das Substrat oder in die metallischen Gates einspritzen und Leckagen, ist nur eine geringe Anzahl von Vorrichtungen auf diese Weise überprüft, während die übrigen elektrisch getestet. Minimale Merkmalsgröße für die Lithographie in dieser Stufe beträgt etwa 35 nm. Um eine gute Homogenität der abgeschiedenen Al-Filme zu erreichen, wird das Metall mit Raten so niedrig wie wenige Angström / s verdampft wird, während das Substrat auf einem Drehtisch montiert. Dies wird bei RT gehalten und die Al Korngröße wird auf von etwa 20 nm sein. 2A zeigt die Hauptschritte des nanofabrication Prozess. 2B zeigt eine SEM-Bild, mit dem die korrekte Definition der Gate-Elektroden überprüft wird. In der Regel soll eine an die Verwirklichung dieser Tore, die die QD direkt definieren (BL, BR und PL) mit der kleinstmöglichen Strukturgröße. Im Gegensatz dazu können diese Gates verwendet, um die Elektronenreservoirs (DL und SL) zu definieren, um den größeren Abmessungen unbeabsichtigtes Diskretisierung der Energieniveaus in den Leitungen zu vermeiden. Die nanoskaligen Ti / Pt-Marker in Schritt 2.3 realisiert werden als Referenz für konsistente Ausrichtung der drei Schichten von Gattern verwendet. Platin ist für seine hervorragenden Kontrast in Bezug auf die SiO 2 -Oberfläche in der E-Strahl ausgewählt. Titan wird verwendet, um die Haftung zu verbessern. In allen Phasen des Herstellungsprozesses werden kohlefaser Spitze Pinzette verwendet, um die Chips zu behandeln, um die Wahrscheinlichkeit einer destruktiven elektrostatische Entladung (ESD) zu reduzieren. Schließlich, um elektrische Messungen an indivi auszuführenDual Vorrichtungen benötigt jeder Chip in kleinere Stücke von etwa 2 x 2 mm 2 (Ziffer 3) abgespalten werden. Jedes Stück wird dann auf eine maßgeschneiderte PCB (Rogers R03010 verlustarmen Dielektrikum), deren Stifte an die Einrichtungselektroden durch Al Drähten verbunden geklebt. Drahtbonden mit einem Keilbondmaschine ohne Erwärmen der Chips durchgeführt. Die Auswahl der geeigneten Bindungsparameter ist auf zwei Überlegungen. Auf der einen Seite muss der Drahtverbindung, um die thermische Al y O x Schicht perforieren und gute Metall-auf-Metall-Kontakt mit der Gate-Pad. Auf der anderen Seite kann ein übermäßiger mechanischer Beanspruchung in einem Stempel-Trog Ereignis, das Schäden des Feldoxids unter der Gate- und der Ursache Substrat Leckagen führen. Während des Verdrahtungsprozesses ist die Verwendung eines antistatischen Armband ratsam ESD zu verhindern. In Figur 3 ist ein Chip mit 6 einzelnen Vorrichtungen auf der Leiterplatte verklebt. Gerät Integritätstests Vore Laden einer Vorrichtung in einen mK Temperaturmessung Plattform wie beispielsweise ein Verdünnungskühler, werden vorläufige elektrischen Tests bei 4,2 K durchgeführt, um die Integrität der Probe (siehe Unterabschnitt 4 des Protokolls) zu überprüfen. Zu diesem Zweck wird die Leiterplatte in einer sauerstofffreien Kupfergehäuse eingesetzt ist und auf eine Tauchsonde, die schließlich in flüssigem He eingetaucht angeordnet ist. Die Erstprüfung ist typischerweise eine Dichtheitsprüfung, die der Reihe nach auf jedem Tor durchgeführt wird. Eine Quelle-Messeinheit ist mit einer einzelnen Gate-Elektrode verbunden, während die andere geerdet sind. Die Spannung bis auf 1,5 V hochgefahren und der Strom wird an der Quelle gemessen. Innerhalb dieses Spannungsbereichs ist ein ordnungsgemäß arbeit Gate eigentlich nicht zu leiten, weil die SiO 2 -Schicht isoliert das Metall aus dem Siliziumsubstrat und Al y O x dämmt überlappende Gates. Typischerweise wird Oxiddurchbruch bekannt, für Spannungen auftreten, die größer als 4 V ~, je nach Gerätegeometrie und Oxid thickness. Deshalb, wenn Strom durch den Test erfaßt wird, ist es wahrscheinlich, dass mindestens eine der Oxidschichten beschädigt ist und die Vorrichtung weggeworfen werden. In der Regel weniger als 10% der Tore zeigen Leckagen. Die Ausbeute ist bekannt, dass durch die flächige Ausdehnung der Gateelektroden berührt. Insbesondere, je größer die Überlappung der Tore mit dem Gateoxidbereich desto wahrscheinlicher wird es sein, Gate-zu-Substrat-Leckagen aufweisen. Ebenso werden je größer die Überlappung zwischen den Gates von verschiedenen Schichten, desto wahrscheinlicher das Auftreten von Gate-zu-Gate-Lecks auftreten. Die angegebene Ausbeute für Tore, die eine Fläche von etwa 50 &amp; mgr; m 2 auf der dünnen Oxidschicht besetzen relevant und mit Zwischenschicht überdeckt von etwa 0,5 &amp; mgr; m 2. Sobald das Gerät den anfänglichen Lecktest bestanden, werden die Source- und Drain-Kontakte zu einem Lock-in-Verstärker und den Gates eine modulare steuerbare Spannungsbatterie Gestell verbunden ist. In dieser Konfiguration ist die Vorrichtung o gedrehtn durch global Hochfahren alle Gate-Spannungen gleichzeitig. Als nächstes wird jede Gatespannung getrennt heruntergefahren, während die andere bei hohen Spannungen, um die Fähigkeit der einzelnen Gates abzukneifen den Strom zu verifizieren. 4A zeigt repräsentative Spuren dieser Messungen. Die Abwesenheit von entweder einer Source-Drain-Leitungsweg oder einzelne Gate Abschnürspannung ist oft ein Hinweis auf eine Art von Gate-Schäden wie Gate-Explosion oder Metall Diskontinuität. Schließlich wird die Source-Drain-Strom als Funktion der Source-Drain-Vorspannung und dem Kolben Gate-Spannung, um die Signatur des Coulomb-Blockade-16 (siehe 4B) zu beobachten gemessen. Messungen Sobald ein geeignetes Gerät gefunden wurde, wird es aus dem flüssigen Er Gefäß entfernt und mit einem Heißluftgebläse getrocknet, um die Bildung von Feuchtigkeit, die ESD führen, zu vermeiden. Schließlich ist es mit einer Verdünnungskühler überführt. &lt;p class = &quot;jove_content&quot;&gt; Die Versuche werden in einem selbstgebauten Kunststoffverdünnungskühler mit einer Basistemperatur von etwa 100 mK durchgeführt. Der Kryostat ist in einer Vakuumkammer in einem 4,2 K Helium getaucht. Die elektrischen Leitungen werden mit dem 1 K Pot, die auch verwendet wird, um den eingehenden 3He Dampf zu kondensieren thermalisiert. In der Mischkammer, die endotherme Übertragung von 3He Atome aus der 3He-reiche Phase in die 3He-verdünnte Phase ermöglicht dem System, eine Basistemperatur von etwa 100 mK erreichen. Wie in 5 gezeigt, ist der Kühlschrank mit 20 DC-Leitungen und 3 verwendet, um die Raumtemperatur-Elektronik an das Gerät bei niedriger Temperatur verbinden HF-Leitungen ausgestattet. Fünf der DC-Leitungen sind Thermocoax Kabel und 15 Twisted-Pair-Kabel Webstuhl. Diese Leitungen verbinden die Gate-Elektroden der Probe auf batteriebetriebene Gleichspannungsquellen. Spannungsteiler bei RT werden verwendet, um elektrisches Rauschen auf einzelnen Gates reduzieren. Die HF-Leitungen sind halbstarre Koaxialkabel, das sind<html> von 10 dB bei 4 K gedämpft, um das thermische Rauschen und DC bei RT blockiert reduzieren. Diese Leitungen werden auf der koplanaren Wellenleiter der Bias Tees auf der Leiterplatte verbunden ist. Ein geräuscharmer Transimpedanzverstärker und einen digitalen Multimeter verwendet, um den von der Pumpe erzeugten Strom zu messen. Die Elektronik ist zum Gerät über batteriebetriebene Optoisolatoren verbunden sind, um die Bildung von Masseschleifen zu vermeiden. Die HF-Treibersignale werden von einem Signalgenerator, dessen Erdung von dem einen des Kryostaten über einen Gleichstromblockkomponente getrennt hergestellt (siehe Abbildung 5). Die Leiterplatte enthält 16 reine DC-Leitungen und 4 verwendet werden, um Gleich- und Wechselspannungen bei niedriger Temperatur verbinden Bias-Tee Linien. Wie in 3B gezeigt, werden RC diskrete Komponenten benutzt, um die T-Verbindung (R = 100 k, C = 10 nF) zu realisieren, und 50 Ω abgestimmte integrierten koplanaren Wellenleiter für die Ausbreitung von Hochfrequenzsignalen verwendet wird. e_content &quot;&gt; Sobald das Gerät an mK Temperatur ist, werden die Gate-Spannungen so eingestellt, daß Einzelelektronenbelegung im QD erreicht wird. Insbesondere Tunnelbarrieren unter Gates BL und BR gebildet, und eine Elektronenansammlungsschicht unter Gates induziert PL, SL und DL. Zu diesem Zweck wird die Barriere Gate-Spannungen sind unten ihre Einschalt-Werte festgelegt, während die Akkumulationsgates an polarisiert ein Größer-als-Einsatzspannung. Auf diese Weise wird unter dem Gate PL a QD gebildet und seine planare Ausdehnung ist über Gatter C1 und C2, deren Spannungen unterhalb ihrer Einschaltspannung Werte gehalten, um eine elektrostatische Eindämmung induzieren die elektro gesteuert. Als nächstes werden die HF-Signale eingeschaltet wird, um periodisch die Transparenz der Tunnelbarriere (n) zu modulieren, und Potential des Punkts. Einelektronenschritten Pumpen mit einem oder zwei sinusförmigen Antriebsspannungen erreicht wird. Im Falle einer Signalplatte wird das Treibersignal an die Gate BL angelegt, um das Potential der Tunnelbarriere an der linken modulieren -Seite vondie QD. Im Fall des Zweisignal Antrieb sind die ac Anregungen an Gates BL und PL angewendet, um die Potentiale sowohl der linken als Barriere und QD bei der gleichen Frequenz, aber mit unterschiedlichen Phasen und Amplituden zu modulieren. Diese zusätzlichen Freiheitsgrade ermöglichen es, die Richtung des Elektronentransfers 13 steuern. Ein iterativer Prozess ist in der Regel stimmen die wichtigsten experimentellen Parameter (dh HF-Treibersignalamplituden / Phasen und DC-Gate-Spannungen) und eine optimale Strom Quantisierung erforderlich. Man beachte, daß keiner der beiden Pump Protokolle benötigt einen Drain-Source-Vorspannung an Ladungstransfers durchzuführen. Somit sind die Source- und Drain-Elektroden während des Pumpenbetriebs geerdet. 6 zeigt die charakteristische Stromplateaus bei ganzzahligen Vielfachen ef durch Aufbringen eines Zweisignal sinusförmig Antrieb auf die Eingangsschranke (BL) und dem Kolben (PL) Gate erhalten. Diese Daten werden mit einer relativ niedrigen Antriebsfrequenz (10 MHz), für welche die T getroffen<html> uning der Parameter kann schnell durchgeführt werden. In der Praxis ist es wünschenswert, dass die Pumpe bei mehreren hundert MHz arbeiten, erfordern typischerweise eine viel feinere Parameteroptimierung 13. <img alt="Abbildung 1" src="/files/ftp_upload/52852/52852fig1.jpg" /> Abbildung 1. Mikrofabrikation. (A) Schematische Darstellung der wichtigsten Schritte in Mikro. Cartoons sind nicht maßstabsgetreu gezeichnet. (B) Umsetzung eines dotierten Bereich für ohmsche Kontakte. (C) Umsetzung des Gateoxids. (D) Die Metallisierung der ohmschen Kontakte. (E) Mikroskopische Aufnahme eines einzelnen Feldes auf einem Chip nach dem Mikrofabrikationsprozess ist abgeschlossen. Feldgröße ist 1,2 x 1,2 mm 2. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig1large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> Zelt &quot;fo: keep-together.within-page =&quot; always &quot;&gt; <img alt="Figur 2" src="/files/ftp_upload/52852/52852fig2.jpg" /> Abbildung 2. Nanofabrikation. (A) Herstellungsverfahren für die einzelnen Gate-Schichten. Cartoons sind nicht maßstabsgetreu gezeichnet. (B) Das 3-Schicht-Gate-Nanostruktur für Ladungspumpen Experimente verwendet. Links: REM-Aufnahme einer Vorrichtung, die ähnlich zu der für die Messungen verwendet. Rechts:. Schematische Querschnittsansichten der Vorrichtung in X-Schnitt und Y-Schnitt <a href="https://www.jove.com/files/ftp_upload/52852/52852fig2large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 3" src="/files/ftp_upload/52852/52852fig3.jpg" /> Abbildung 3. Elektrische Anschlüsse an der Probe. (A) Layout der Leiterplatte. (B) Vergrößerung einer Region der Leiterplatte mit einer Bias-T-Stück (links) eind äquivalente Schaltung (rechts). (C) ein Chip mit 6 einzelnen Felder auf der Chiphalter und Bonddrähte zum elektrischen Verbinden mit der Leiterplatte verklebt. (D) Mikroskopische Aufnahme eines einzelnen Feld nach Nanofabrikation. (E) SEM-Bild des Tores das Layout in der Mitte der Gate-Oxid-Region. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig3large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 4" src="/files/ftp_upload/52852/52852fig4.jpg" /> Abbildung 4. Vorläufige Tests. (A) Source-Drain-Wechselstrom (Root Mean Square) in Abhängigkeit von unterschiedlichen Gate-Spannungen. Spuren sind mit einem Lock-in-Verstärker mit 50 &amp; mgr; V RMS Anregung bei 113,17 Hz gemessen. Für individuelle Gate-Spannung verfolgt die verbleibenden Gate-Spannungen sind bei 2,0 V festgelegt ist, mit Ausnahme von V C1 = &lt;em&gt; Vc2 = 0,0 V (B) Farbkarte von Source-Drain-Strom als eine Funktion der Plunger-Gate-Spannung und der Source-Drain-Vorspannung. V SL = 1,5 V, V DL = 1,15 V, V BL = 0,78 V, BR V = 0,85 V, V C1 = C2 = 0,0 V V. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig4large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 5" src="/files/ftp_upload/52852/52852fig5.jpg" /> Abbildung 5: Schematische Darstellung des Messaufbaus. Zwanzig DC-Leitungen (grün) und drei koaxiale HF-Leitungen (schwarz) verbinden die RT-Elektronik auf der Leiterplatte. Der Drain der Pumpe (lila) wird zu einer Transimpedanzverstärker und einem Digitalmultimeter über einen Optokoppler verbunden ist, während der Source-Kontakt (rot) ist geerdet. Separate Erdungsanschlüsse (imit verschiedenen Symbolen ndicated) für die elektronische Instrumentierung und den Kryostaten elektrischen Leitungen verwendet werden. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig5large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 6" src="/files/ftp_upload/52852/52852fig6.jpg" /> Figur 6. Diese Quantisierung. Pumpstrom als Funktion von V PL für Zweisignal sinusförmig Antriebs bei f = 10 MHz den Gates BL und PL angelegt. Phasenunterschied = 49 °, V RF PL = V RF BL = 0,31 V pp. Die ideale Lage des Pump Plateaus bei ganzzahligen Vielfachen von ef sind als rote horizontale Linien dargestellt. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig6large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a>

Der Herstellungsprozess und experimentelle Charakterisierungstechniken, die für Einzelelektronenpumpen auf Basis von Silizium-Metalloxid-Halbleiter-Quantenpunkten relevant sind, werden diskutiert.

Silicium-Metall-Oxid-Halbleiter-Quantenpunkte für Einzelelektronen Pumping

As mass-produced silicon transistors have reached the nano-scale, their behavior and performances are increasingly affected, and often deteriorated, by ...

Das übergeordnete Ziel des folgenden Experiments besteht darin, siliziumbasierte Metalloxid-Halbleiter-Quantenpunkte herzustellen und als Einzelelektronenpumpen zu betreiben. Dies wird durch die Herstellung von Silizium-Nanotransistoren mit einer mehrschichtigen Gattertechnik erreicht, die es ermöglicht, einzelne in Quantenpunkten eingeschlossene Elektronen elektrostatisch zu steuern und ihre Transfergeschwindigkeit zu beeinflussen. Als zweiter Schritt.Die hergestellten Bauelemente werden bei flüssigem Helium-Temperatur getestet, um ihre strukturelle Integrität zu überprüfen. Die Beobachtung einer Coulomb-Blockade in den Strom-Spannungs-Charakteristika deutet auf eine zufriedenstellende Funktionalität der Bauelemente hin. Die Ergebnisse zeigen, dass ein Quantenpunkt als Einzel-Elektronen-Pumpe in einer Messtechnikplattform nach dem Prinzip des Malék-Kelvin-Effekts betrieben werden kann.Wenn die Transparenz der Eingangssperre mit einem Wechselstromsignal angesteuert wird. Dies zeigt sich durch das Auftreten charakteristischer Stromplateaus. Die Silizium-Nanoelektronik steht im Zentrum des Informationszeitalters, in dem wir alle leben.Bemerkenswerterweise ist Silizium auch ein hervorragendes Wirtsmaterial für quantenbasierte Anwendungen wie Quantencomputing und quantenelektrische Messtechnik. Hier an der UNSW haben wir die Technologie entwickelt, um herkömmliche Transistoren in Quantengeräte umzuwandeln. Wir können Elektronen in einem winzigen Bereich in Silizium mit einer Größe von nur wenigen zehn Nanometern einschließen.Das ist etwas, das man ein Quantenpunkt nennt. Wir verwenden solche Quantenpunkte, um präzise ein Elektron aus der Source-Zuleitung einzufangen und zur Drain-Zuleitung zu befördern. Wenn man diesen Vorgang extrem schnell wiederholt, kann in Zukunft der genaueste elektrische Strom der Welt erzeugt werden. Ein langjähriges Ziel der elektrischen Messtechnik ist die Neufestlegung der Einheit des elektrischen Stroms DM-Paar, indem ihr Wert mit einer echten Naturkonstante verknüpft wird, beispielsweise der Elementarladung des Elektrons.Die vorgestellten Techniken erläutern, wie silikonbasierte Quantengeräte hergestellt und betrieben werden, um diese Verbindung zu realisieren. Die in dieser Arbeit verwendeten nanoskaligen Bauelemente werden mithilfe eines Protokolls hergestellt, das weitgehend mit industriellen CMOs-Verfahren kompatibel ist. Im Gegensatz zu herkömmlichen CMOs-Bauelementen fügen wir jedoch einen metallischen Gate-Stack hinzu, der es ermöglicht, einzelne Elektronen räumlich zu begrenzen.Unser Protokoll zeigt, wie man eine auf Quantenpunkten basierende Einzelelektronenpumpe testet und betreibt. Der entscheidende Faktor für ihren Erfolg ist die Kontrolle über das elektrostatische Potential des Punkts sowie über die Transparenz der Tunnelecken. Üblicherweise werden mehrere HF-Signale verwendet, um den Transfer einzelner Elektronen aus und in tdot anzutreiben.Der große Vorteil unserer mehrlagigen, gated Bauelemente gegenüber alternativen Realisierungen wie Metallbauelementen oder Drei-fünf-Halbleitern besteht darin, dass wir eine exzellente Kontrolle über die elektrostatische Einsperrung des Quantenpunkts erreicht haben. Dies war der Schlüssel, um Fehler im Pumpmechanismus zu unterdrücken. Um eine Feldoxidschicht auf einem Siliciumwafer zu erzeugen, stellen Sie einen Oxidationsofen auf 900 Grad Celsius bereit.Beginnen Sie mit einer ordnungsgemäß gereinigten zwei Zoll großen Siliziumwafer. Legen Sie den Wafer in den Ofen und beginnen Sie die Oxidationsschritte. Die Oxidationsschritte dauern ungefähr eineinhalb Stunden.Wenn fertig, bereiten Sie sich darauf vor, eine Schicht aus HDMS auf dem Wafer abzuscheiden, um mit der Herstellung der Omic-Kontakte zu beginnen. Dazu legen Sie den Wafer eine Minute lang auf eine Heizplatte bei 110 Grad Celsius. Außerdem gießen Sie etwa 50 Milliliter HDMS in einen Glaskolben.Wenn beides bereit ist, platzieren Sie das Wafer und den Becher in einer Vakuumkammer, um eine wenige Nanometer dicke Schicht aus HDMS auf dem Wafer abzuscheiden. Nachdem das Wafer aus der Vakuumkammer entfernt wurde, bringen Sie es zu einem Spin-Coder. Tragen Sie dort eine zwei bis vier Mikrometer dicke Schicht aus Photoresist auf die Rück- und Vorderseite des Wafers auf.Fahren Sie fort, indem Sie das Wafer von der Spin-Beschichtungsanlage zu einem Maskenaligner bewegen. Positionieren Sie das Wafer und richten Sie die Maske zur Strukturierung der Kontakte für diesen Prozess ein. Verwenden Sie ultraviolettes Licht, um dieses ohmsche Kontaktmuster auf das Wafer zu übertragen.Nach der Strukturierung bewegen Sie die Wafer auf eine Heizplatte. Backen Sie die Wafer nach dem Nachbacken eine Minute lang bei 110 Grad Celsius. Entwickeln Sie die Wafer ein bis zwei Minuten lang und spülen Sie sie anschließend mit entionisiertem Wasser ab, bevor Sie sie zum Plasmaätzer bringen.Führen Sie eine Sauerstoff-Plasmabehandlung für 20 Minuten bei 340 Millitorr mit einer einfallenden Leistung von 50 Watt und einer reflektierten Leistung von weniger als einem Watt durch. Bereiten Sie nach der Plasmabehandlung eine 15:1-Pufferlösung aus Flusssäure bei 30 Grad Celsius vor.Ätzen Sie das Oxid vier bis fünf Minuten lang, unter der Annahme einer Ätzrate von 20 Nanometern pro Minute bei 30 Grad Celsius. Danach spülen Sie das Wafer fünf Minuten lang mit entionisiertem Wasser ab und trocknen es mit trockenem Stickstoff ab, bevor Sie fortfahren. Bereiten Sie anschließend Gefäße mit Aceton und Isopropanol vor.Entfernen Sie den Fotolack, indem Sie das Wafer in Aceton für fünf Minuten eintauchen. Anschließend spülen Sie es fünf Minuten lang mit Isopropanol ab. Bringen Sie das trockene Wafer in einen Ofen bei 1000 Grad Celsius, der mit einer Phosphorquelle ausgestattet ist.Legen Sie das Wafer unter Stickstoffgasstrom für 30 bis 45 Minuten ein, abhängig von der gewünschten Dotierungsdichte. Nach dem Herausnehmen des Wafers bereiten Sie die Entfernung der kontaminierten Oxidschicht vor. Halten Sie ein Gefäß mit in Wasser verdünnter Flusssäure und ein Gefäß mit entionisiertem Wasser bereit, jeweils ausreichend, um das Wafer einzutauchen.Tauchen Sie das Wafer in die Säure für drei bis vier Minuten ein und spülen Sie es anschließend 10 Minuten lang mit Wasser ab. Geben Sie das Wafer zurück in den Oxidationsofen, der dort bei 900 Grad gehalten wird. Führen Sie die Oxidationsschritte im Verlauf von etwa einer Stunde und einer Viertelstunde nach der Oxidation durch.Der nächste Schritt besteht darin, eine wenige Nanometer dicke Schicht von HDMS als Gait-Oxid-Abscheidung auf dem Wafer zu bilden. Danach wechseln Sie zum Spin-Beschichter, um zwei bis vier Mikrometer Fotolack auf beiden Seiten des Wafers aufzutragen. Bringen Sie den Wafer anschließend erneut zum Maskenaligner dorthin.Belichten Sie das Wafer mit ultraviolettem Licht, um das gewünschte Muster zu übertragen. Nach der Entwicklung des Wafers legen Sie es 20 Minuten lang in einen Sauerstoff-Plasmalätzprozess bei 340 Millitorr. Anschließend ätzen Sie es in einer 15:1-Pufferlösung aus Flusssäure bei 30 Grad Celsius. Legen Sie das Wafer für drei bis vier Minuten in die Lösung und spülen Sie es anschließend fünf Minuten lang mit entionisiertem Wasser ab. Nach dem Trocknen des Wafers tauchen Sie es fünf Minuten lang in Aceton ein. Um den Fotolack zu entfernen, spülen Sie das Wafer fünf Minuten lang mit Isopropanol ab.Nach dem Trocknen des Wafers in Stickstoffgas bringen Sie ihn in einen speziellen Ofen mit 800 Grad Celsius und platzieren Sie ihn innerhalb der Oxidationsschritte. Belassen Sie ihn dort eine Stunde bis eine Stunde und 15 Minuten, abhängig von der gewünschten Oxiddicke. Vor der Ganganalyse muss der Wafer eine Metallisierung der Source- und Drain-Kontakte sowie ein Zerschneiden in einzelne Chips durchlaufen.Diese 10 Millimeter mal zwei Millimeter großen Chips wurden ebenfalls mit Ausrichtungsmarkierungen strukturiert, um die Elektronenstrahllithographie durchzuführen. Das Strukturieren der Aluminium-Gates erfordert drei Durchgänge und beginnt mit dem Auftragen durch Schleuderbeschichtung. Für jeden Durchgang wird Polymethylmethacrylat, ein Vierfach-Resist, auf eine Dicke von 150 bis 200 Nanometern aufgeschleudert. Nach dem Beschichten wird der Chip auf eine Heizplatte bei 180 Grad Celsius überführt.Backen Sie den Chip 90 Sekunden lang, bevor Sie fortfahren. Bringen Sie den Chip nun zu einer Elektronenstrahllithografie. Verwenden Sie während der Lithografie unterschiedliche Parameter für hohe und niedrige Auflösung.Dies ist das Muster für die Gangartanordnung. Entwickeln Sie in diesem Experiment den Resist mit der Lösung aus Isobutyl, Keton und Isopropanol. Tauchen Sie den Chip im Verhältnis von eins zu drei für 40 bis 60 Sekunden in die Lösung ein.Spülen Sie den Chip 20 Sekunden lang mit Isopropanol und trocknen Sie ihn mit Stickstoff ab. Bringen Sie anschließend den Chip in einen thermischen Verdampfer. Bereiten Sie die Verdampfung von Aluminium für den ersten Durchgang vor.Verdampfen Sie das Aluminium mit einer Geschwindigkeit von 0,1 bis 0,4 Nanometern pro Sekunde auf eine Sollschichtdicke von 25 bis 35 Nanometern. Führen Sie nach der Verdampfung das Ablösen des Metalls durch, stellen Sie ein Gefäß mit Ethyl-2-Penton auf eine Heizplatte bei 80 Grad Celsius bereit und legen Sie den Chip eine Stunde lang hinein. Spülen Sie den Chip danach zwei Minuten lang mit Isopropanol ab.Führen Sie die Aluminiumoxidation auf einem Heizblock bei 150 Grad Celsius durch. Stellen Sie den trockenen Chip für fünf bis zehn Minuten auf den Heizblock. Beenden Sie den ersten Durchgang, indem Sie den Chip reinigen, und führen Sie eine Spin-Reinigung mit Aceton und Isopropanol bei 7.500 U/min für 30 Sekunden durch.Dieses Schema bietet einen Überblick über die Durchführung des ersten Schritts. Im zweiten Schritt verdampfen Sie eine 45 bis 65 Nanometer dicke Aluminiumschicht. Im dritten Schritt verdampfen Sie eine 75 bis 90 Nanometer dicke Aluminiumschicht, um den dreischichtigen Gate-Stack zu realisieren.Um die Integritätstests durchführen zu können, muss ein Chip ordnungsgemäß auf einer Leiterplatte montiert werden, wobei elektrische Verbindungen zwischen dem Chip und der Leiterplatte hergestellt werden müssen. Anschließend wird die Leiterplatte auf einer Dip-Probe befestigt. Die Probe muss verdrahtet sein, um eine elektrische Verbindung zu den Gates des Bauelements zu ermöglichen.Wenn die Sonde bereit ist, nehmen Sie ein Gefäß mit flüssigem Helium und tauchen Sie die Sonde langsam ein, um ein übermäßiges Sieden des Heliums zu vermeiden. Dieses Schema veranschaulicht die Anschlüsse für den Dichtheitstest. Verbinden Sie mithilfe der Elektroden bei Raumtemperatur alle Gates mit Masse, bis auf eines, das mit einer Quell-Mess-Einheit verbunden ist.Scannen Sie die Spannung der Quell-Mess-Einheit von null auf 1,5 Volt in Schritten von 0,1 Volt, um den Strom zu messen und aufzuzeichnen. Wenn kein Strom nachgewiesen wird, hat das Bauelement den Lecktest bestanden. Schließen Sie für den nächsten Test jedes Gate an eine variable Gleichspannungsquelle an.Schließen Sie die Source-Leitung an den Eingangsport eines Lock-in-Verstärkers an. Verbinden Sie außerdem die Drain-Leitung mit der integrierten Wechselspannungsquelle des Lock-in-Verstärkers. Messen Sie die Einschaltcharakteristik, indem Sie gleichzeitig die an BL, br, pl, sl und DL angelegten Gate-Spannungen erhöhen, während C one und C two geerdet bleiben.Notieren Sie die Einschaltkennlinien des Bauelements. Dies ist eine Beispielkurve für diese Messung. Verringern Sie anschließend jede Gate-Spannung einzeln, um deren Abschnürkennlinien aufzuzeichnen, wobei bei dieser Messung BL abgesenkt wird.Hier unsere repräsentativen Ergebnisse für die Einschalt- und Abschaltcharakteristika in der Darstellung. Der effektive Wechselstrom zwischen Source und Drain ist als Funktion der Gate-Spannung angegeben. Die Gates sind in der schematischen Abbildung beschriftet.Die Source- und Drain-Kontakte sind mit einem Lock-in-Verstärker mit 50 Mikrovolt Effektivwert-Anregung bei etwa 113 Hertz verbunden, und die Gates sind an ein modulares, steuerbares Spannungs-Batteriemodul angeschlossen. Gate C1 und C2 werden bei Null Volt gehalten, während die anderen bei zwei Volt gehalten werden. Dies ist eine repräsentative Messung des Source-Drain-Stroms, dargestellt auf einem Farbspektrum als Funktion der Source-Drain-Vorspannung und der Plunger-Gate-Spannung.Wenn ein Quantenpunkt unter dem Plunger-Gate gebildet wird, zeigt sich eindeutig die charakteristische Signatur des Coulomb-Blockades. Einzelne Elektronenpumpung kann erreicht werden, wenn ein Bauelement in einer Messplattform mit Millikelvin-Temperatur betrieben wird, die mit Hochfrequenz-Elektrikleitungen ausgestattet ist.In diesem Experiment wird das Bauelement mit zwei Signalen von 10 Megahertz sinusförmiger Ansteuerung an der Eingangssperre und am Plunger-Gate betrieben. Die charakteristischen Stromplateaus bei ganzzahligen Vielfachen der Elektronenladung sowie die Frequenz sind das Kennzeichen quantisierter Ladungstransfers. Die meisten in diesem Protokoll beschriebenen Prozessparameter können je nach verwendeten Herstellungsgeräten sowie nach der Art des Silizium-Substrats variieren.Größen wie die Belichtungsdosis bei der Lithografie oder die Entwicklungs-, Ätz- und Oxidationsdauer müssen sorgfältig kalibriert und getestet werden, um eine zuverlässige Ausbeute sicherzustellen. Während des Fertigungsprozesses ist es entscheidend, Kreuzkontaminationen zwischen den Geräten für verschiedene Prozesse zu vermeiden. Um dies zu verhindern, verfügen wir über eine Reihe von Werkzeugen, die ausschließlich der Siliziumverarbeitung dienen, wie beispielsweise Metallverdampfer, Oxidationsöfen und HF-Bäder.Die hier gezeigten Ergebnisse für die aktuelle Quantisierung wurden bei einer relativ hohen Anregungsfrequenz von 10 Megahertz aufgenommen, bei der die Abstimmung der experimentellen Parameter schnell durchgeführt werden kann. In der Praxis ist es jedoch wünschenswert, die Pumpe im Bereich mehrerer hundert Megahertz zu betreiben. Es ist wichtig anzumerken, dass dies in der Regel eine deutlich feinere und zeitaufwändigere Optimierung der Parameter erfordert.Nachdem wir den in diesem Video erläuterten Herstellungsprozess und die Messverfahren angewandt haben, konnten wir einen mikroskopischen elektrischen Strom mit bisher unerreichter Genauigkeit in siliziumbasierten Systemen erzeugen. Dies eröffnet große Möglichkeiten für die zukünftige Neudefinition der Stromstärkeeinheit, die allein auf quantenmechanischen Prinzipien beruht. Puls. Derzeit untersuchen wir, ob wir die herkömmlichen Metallgatter in unseren Bauelementen durch polykristallines Silizium ersetzen können.Dies unterdrückt wahrscheinlich das Hintergrundladungsrauschen, das wir derzeit beobachten. Unser Ziel ist es, die resultierende verbesserte Stabilität und Genauigkeit der Elektronenpumpe zu erreichen. Dadurch werden wir die extremen metrologischen Anforderungen eines neuen weltweiten Stromstandards erfüllen.Die in diesem Video vorgestellten Techniken zeigen das große Potenzial der siliziumbasierten Nanotechnologie für Quantengeräte. Silizium gewinnt zunehmend an Interesse als bevorzugtes Material für das Ladungspumpen, was auf die Attraktivität zurückzuführen ist, einen neuen Stromstandard mithilfe industrieüblicher Siliziumverfahren zu realisieren, von denen die bereits sehr gut etablierten Integrationsmethoden für die Skalierbarkeit von Systemen profitieren würden.

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