記事は、将来低次元ナノエレクトロニクス研究開発の標準的な信頼性の高い施工を導入を目指します。
方法論記事
記事は、将来低次元ナノエレクトロニクス研究開発の標準的な信頼性の高い施工を導入を目指します。
2 次元 (2 D) 材料は、彼らのユニークな特性と潜在的なアプリケーションのための巨大な注目を集めています。2 D マテリアルのウエハ スケール合成はまだ初期の段階では、科学者は伝統的な半導体技術関連の研究に頼る完全にできません。電極の定義に資料の検索から繊細なプロセスも制御する必要があります。この記事で普遍的製造プロトコルはトランジスタ (Q HBT)、および 2D 背面ゲート トランジスタを示したナノスケールエレクトロニクス ・ デバイスと、2次元準-ヘテロ接合バイポーラなどの製造に必要な。このプロトコルには、材料の位置、電子線描画装置 (EBL)、金属電極の定義の決定が含まれているら。また、これらのデバイスの作製手順のステップ バイ ステップの物語を提示します。さらに、結果は、再現性の高い高性能を達成、作製したデバイスの各表示します。この作品は 2D ナノエレクトロニクスを準備するためのプロセス フローの包括的な説明を明らかに、この情報にアクセスし、将来のエレクトロニクスに向けた道を開く研究グループができます。
以来過去数十年、人類発生しています高速トランジスタと、その結果、集積回路 (Ic) のトランジスタ数の急激な増加のサイズのスケール。これはシリコン ベース相補型金属酸化物半導体 (CMOS) 技術1の連続的な進行状況を維持します。また、サイズと作製したデバイスのパフォーマンスのこの現在の傾向は、まだトラック上のパフォーマンスと同様に、電子チップの中のトランジスタの数が約 2 年間2を 2 倍を示すムーアの法則です。CMOS トランジスタのほとんどは、ほぼすべての市場となり、人間の生活の不可欠な部分で利用可能な電子デバイスはあります。このため、次のムーアの法則のトラック メーカーがプッシュされているチップのサイズとパフォーマンスの改善の継続的な需要があります。
残念なことに、ムーアの法則は、小さなエリア2に多くのシリコン回路を圧迫、発生する熱の量のために終わりに近づいていることに表示されます。これで、同じを提供することができます材料の新しいタイプいない場合より、シリコンとしてと同時に、パフォーマンスは比較的小規模で実装できます。最近、新しい有望な材料多くの材料科学研究の対象となっています。一次元 (1 D) 炭素ナノチューブ3,4,5,6、7、2 D グラフェン8,9,10,などの素材11,12、および遷移金属ダイカルコゲナイド (Tmd)13,14,15,16,17,18, として使用することができます良い候補であります。シリコン ベース CMOS の代わりにし、ムーアの法則のトラックを続行します。
小型デバイスの作製には、注意に正常に進むリソグラフィと金属電極の定義など他の加工法による材料の場所が必要です。だから、本稿で紹介した方法は、この必要性に対処するために設計されました。伝統的な半導体作製技術19と比較して、本稿で紹介した方法は材料の場所を見つけるの面でより多くの注意を必要とする小型デバイスの開発に合わせて装着。このメソッドの目的は、確実に 2D 背面ゲート トランジスタなど Q Hbt、標準的なプロセスを使用して、2次元ナノマテリアル デバイスを作製することです。これは将来の高度なナノスケール デバイスの生産に向けて道として将来のナノデバイスの開発のためのプラットフォームとして使用できます。
進むセクションでは、2 D 材料ベースのデバイス、すなわち、Q HBT と 2D 背面ゲート トランジスタの作製プロセスの詳細について説明します。電子ビーム材料場所決定と組み合わせるし、金属電極定義プロトコルを構成は、上記の両方のプロセスのために必要なので。パート 1 は、Q Hbt20; ステップバイ ステップ作製プロセスをについて説明しますパート 2 がリフトオフ21日の記事で完全に示されている転送から化学気相成長法 (CVD) 二硫化モリブデン (MoS2) トランジスタのバックゲートを取得する普遍的な方法を示します。(図 1) に詳細なプロセスの流れを示します。
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1. 2D の準ヘテロ接合トランジスタ作製プロセス
2. 2D 背面ゲート トランジスタ作製プロセス
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デバイスの製造プロセスは、2 D 材料デバイスの開発を含む対応する著者の研究のいくつかに適用されています。この部分でこれらの研究のいくつかの結果は、上記で説明したプロトコルの有効性を示すため掲載されています。横の WSe2単分子膜-MoS2 Q HBT20の最初の例として選択されています。プロトコルの詳細な標準デバイス製造プロセスを使用して、単層横 WSe2-MoS2ヘテロ接合 (図 2 a) 栽培を進め、Q HBT の形成によって。金属接点は、Q HBT を完了する横方向ヘテロ接合の上に堆積しました。Ti/Au は、WSe2層 (図 2 d) の上に Pd/Au の堆積が続く MoS2層 (図 2 c) の上に堆積し...
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この記事でナノメートル スケールでの 2 D の資料に基づいて新しいエレクトロニクスの加工手順の詳細を説明します。各アプリケーションのサンプルの準備手順は、互い違いを持っている、ので、重複プロセスはプロトコルとして扱われました。電子ビーム材料場所決定と組み合わせるし、金属電極の定義は従ってここのプロトコルとして機能します。記載されているデバイスの 2 つのタイプの間でウェット SiO2/Si 基板上に単結晶 MoS2映画を転送して金属のリフトオフで終わるで始まる 2 D の背部ゲート トランジスタのプロセス全体が発表されました。なぜフォーカスが与えられます 2 D に戻ってゲート トランジスタだは改良された 2 D 素材ベース電界効果トランジスタ (Fet) の緊急の必要性。したがって、次の段落でその作製プロセスに関連する重要な点を強調します。
実験のすべての段階でいくつかの難しい点があります。まず、PMMA の除去が続く材料検索の優先順位は、空気に MoS2映画の公開中不利な吸着を避けるために必要です。吸着は、パフ...
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著者が明らかに何もありません。
この作品が no. の契約の下で台湾科学評議によって支えられました。ほとんどの 105-2112-M-003-016-MY3。この作品は、一部、全国ナノデバイス研究所、国立台湾大学の電気工学の電子ビーム研究所によって支えられたまた。
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| 名前 | 会社 | カタログ番号 | コメント |
|---|---|---|---|
| E-gun エバポレーター | AST | PEVA 600I | |
| Au スラッグ, 99.99% | Well-Being Enterprise Co | N/A | |
| Ti スラッグ, 99.99% | Well-Being Enterprise Co | N/A | |
| E-beam Lithography System | Elionix | ELS7500-EX | |
| Cold Wall CVD System | Sulfur Science | SCW600S | |
| C-plane サファイア基板 | Summit-Tech | X171999 | (0001) ± 0.2 ° 片面研磨 |
| 100nm SiO2/Si | NDL | ||
| アンモニア溶液 | BASF | アンモニア溶液 28% Selectipur | |
| Molybdenum (Mo), 99.95% | Summit-Tech | N/A | |
| タングステン (W), 99.95% | Summit-Tech | N/A | |
| 硫黄(S)、99.5% | Sigma-Aldrich | 13803 | |
| メチルメタクリレート(PMMA) | Microchem | 8110788 | トランスファープロセスでの使用 |
| スピンコーター | ローレル | WS 400B 6NPP LITE | |
| アセトン | BASF | アセトン EL セレクティプール | |
| イソプロパノール (IPA) | BASF | 2-プロパノール UPS | |
| EBL TOK用フォトレジスト | TDUR-P-015 | ||
| プラズマクリーナー | ハリックプラズマ | PDC-32G | 酸素プラズマ |
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