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Engineering

Silicio metallico-ossido-semiconduttore Quantum Dots per singolo elettrone di pompaggio

Published: June 3, 2015 doi: 10.3791/52852
Automatic Translation
1, 2, 1, 1, 2, 1
1School of Electrical Engineering & Telecommunications, University of New South Wales, 2QCD Labs, COMP Centre of Excellence, Department of Applied Physics, Aalto University

Protocol

Nota: Questo protocollo descrive le procedure utilizzate per fabbricare, pacchetto e testare pompe a singolo elettrone basati sul silicio tecnologia MOS QD. I passi descritti in sotto-sezioni 1 e 2 sono effettuate in un locale senza polvere ISO5, mentre quelli della sezione 3 sono eseguite in laboratori ISO6. Condizioni ambientali sono continuamente controllati. Valori nominali di temperatura e umidità sono fissati a 20 ± 1 ° C e 55% ± 5%, rispettivamente.

1. Microfabrication

  1. Campo Oxide
    1. Pulire il wafer per immersione nel seguente: etch Piranha (10 min), acqua deionizzata (DI) (10 min), soluzione RCA-2 (DI acqua 175 ml, 30 ml di HCl, H 2 O 2 30 ml a 100 ° C per 10 min), acqua deionizzata (5 min), fluoridrico (HF) Acido diluito in acqua 10: 1 (10 sec), acqua deionizzata (10 min). Usare indumenti protettivi quando si maneggiano HF (ad esempio, occhiali, grembiule e guanti di PVC, PVC). Procedere in ordine indicato.
    2. Posizionare la cialdain forno di ossidazione a 900 ° C e ossidare in passi come segue: O secco 2 (10 min), O bagnato 2 (40 min), O secca 2 (10 min), N 2 (15 min).
  2. Ohmici Contatti
    1. Effettuare fotolitografia e ossido di etch.
      1. Depositare uno strato di pochi nm di spessore del promotore di adesione esametildisilazano (HMDS) sulla superficie del wafer come segue: pre-cuocere su una piastra riscaldante a 110 ° C per 1 min, versare ~ 50 ml di HMDS in un bicchiere di vetro, porre il becher e la cialda nella camera a vuoto, evacuare e attendere 2 min.
      2. Spin un 2-4 micron di spessore strato di fotoresist su entrambi i lati posteriore e anteriore del wafer (3.000-5.000 rpm, 25-40 sec seconda dello spessore desiderato).
      3. Esporre alla luce ultravioletta nella mascherina di allineamento (10 mW / cm 2 per 4-10 secondi in base a resistere spessore). Post-cuocere su una piastra riscaldante a 110 ° C per 1 min.
      4. Sviluppare per 1-2 minuti, quindi risciacquare con acqua deionizzata. Eseguire O attacco 2 plasma per 20 min (pressione = 340 mTorr; potenza incidente = 50 W; potenza riflessa <1 W).
      5. Ossido Etch in soluzione acida HF tamponata (15: 1, 4-5 min, etch tasso ≈ 20 nm / min a 30 ° C). Risciacquare con acqua deionizzata (5 min). Asciugare con N 2.
    2. Rimuovere photoresist per immersione in acetone. Risciacquare in isopropanolo (IPA), poi asciugare con N 2.
    3. Mettere wafer in forno a 1000 ° C con la fonte di fosforo (N 2 di flusso per 30-45 minuti a seconda della densità desiderata doping).
    4. Rimuovere strato di ossido contaminato con acido HF diluito in acqua (10: 1, 3-4 min, velocità di attacco ≈ 40 nm / min a 30 ° C), risciacquo in acqua deionizzata (10 min).
    5. Ossidare come in 1.1.2.
  3. Ossido di gate
    1. Ripetere i punti 1.2.1 e 1.2.2.
    2. Inserire wafer in forno dedicato a 800 ° C e ossidare in passi come segue: O secco 2 (10 min), dichloroethylene + O 2 (20 min), O secco 2 (10-30 minuti a seconda dello spessore dell'ossido desiderato), N 2 (15 min).
  4. Ohmici Contatti Metallizzazione
    1. Ripetere il punto 1.2.1.
    2. Inserire wafer in fascio elettronico evaporatore. Evaporare 100 nm di alluminio a 0,2-0,5 nm / sec e 5 x 10 -6 Torr.
    3. Bagnare il wafer in N-metil-2-pirrolidone (NMP) sulla piastra riscaldante a 80 ° C per 1 ora per sollevare il metallo. Utilizzare agitazione ultrasonica, se necessario. Sciacquare in IPA per 2 min. Asciugare con N 2.
    4. Anneal nel formare gas a 400 ° C per almeno 15 min.

2. Nanofabrication

  1. Wafer a dadi
    1. Spin qualsiasi resistere sul wafer di agire come rivestimento protettivo (tipo di parametri di polimeri e di filatura sono irrilevanti in questa fase).
    2. Utilizzare punta dicer diamante per tagliare il wafer in singoli chip di ~ 10 x 2 mm 2.
  2. Pulizia
    1. Mettere a bagno in NMP per 1 ora su piastra a 80 ° C, poi sciacquare in IPA per 2 min. Asciugare con N 2.
    2. Eseguire O attacco 2 plasma per 5 min (potenza incidente = 50 W; potenza riflessa <1 W).
    3. Spin pulito con acetone e IPA (7.500 giri, 30 sec)
  3. Marcatori allineamento patterning
    1. Spin polimetilmetacrilato (PMMA 950K) A4 resistono (5,000-7,500 rpm, 30 sec a seconda dello spessore desiderato). Spessore di lavoro tipico ≈ 150-200 nm. Bake resist su una piastra riscaldante a 180 ° C per 90 sec.
    2. Eseguire litografia a fascio elettronico. Utilizzare le seguenti condizioni di scrittura: fascio di energia = 30 keV, la corrente del fascio ≈ 30 Pa, la dose zona ≈ 500-650 uC / cm 2 a seconda delle dimensioni marcatori e resistere spessore.
    3. Sviluppare resist in una soluzione di metil isobutil chetone e IPA (1: 3) per 40-60 secondi, quindi risciacquare in IPA per 20 sec. Asciugare con N 2 pistola.
    4. Luogoil chip in fascio elettronico evaporatore. Far evaporare 15 nm di Ti e 65 nm di Pt a 0,2-0,4 nm / sec e 5 x 10 -6 Torr.
    5. Sollevare il metallo come al punto 1.4.3.
    6. Pulire circuito integrato come nei passaggi 2.2.2-2.2.3.
  4. Porta patterning
    1. Spin resistere come in 2.3.1.
    2. Eseguire litografia a fascio elettronico. Utilizzare le seguenti condizioni di scrittura per le funzioni ad alta risoluzione: fascio di energia = 30 keV, la corrente del fascio ≈ 30 pA, zona dosi ≈ 500-700 uC / cm 2. Scrivi condizioni per le caratteristiche a bassa risoluzione: fascio di energia = 15 keV, la corrente del fascio ≈ 10 nA, zona dosi ≈ 400-600 uC / cm 2.
    3. Sviluppare la resistere come in 2.3.3.
    4. Posizionare il chip in evaporatore termico. Evaporare Al a 0,1-0,4 nm / sec e 1-9 x 10 -6 mbar. Spessore del bersaglio varia a seconda del numero strato, come mostrato nella Figura 2B (25-35 nm Layer 1, 45-65 nm per Layer 2, 75-90 nm per Layer 3).
    5. Sollevare il metallo come al punto 1.4.3.
    6. Eseguire Al ossidazione su una piastra riscaldante a 150 ° C per 5-10 min.
    7. Clean di chip come al punto 2.2.3.
    8. Ripetere i passaggi 2.4.1-2.4.7 due volte per realizzare la pila di gate 3 strati.

3. Dispositivo Packaging

  1. Chip Dice come al punto 2.1
  2. Sciacquare le conseguenti chip più piccoli in acetone e IPA per 2 min.
  3. Incollare un singolo pezzo di un circuito stampato (PCB) con PMMA A5. Attendere 2 minuti per asciugare. In alternativa, per migliorare termalizzazione, utilizzare argento epossidica.
  4. Caricare il PCB su un bonder cuneo e procedere con il cablaggio.

4. Dispositivo test di integrità

  1. Montare il PCB che contiene il dispositivo via cavo su una sonda tuffo.
  2. Collegare le linee elettriche di PCB a quelli della sonda dip.
  3. Inserire la sonda in un recipiente contenente elio liquido. Procedete lentamente per evitare un eccessivo elio b-off di olio.
  4. Per ciascuna porta periferica, collegare la corrispondente elettrodo a temperatura della sonda ad una unità sorgente-misura, mantenendo le altre porte a terra. Impostare la corrente rispetto a pochi nA. Spazzare la tensione da zero a 1,5 V a passi di 0,1 V, misurare e registrare la corrente.
  5. Collegare ciascuna linea di gate ad una sorgente di tensione CC variabile a batteria, la linea di source alla built-in ac sorgente di tensione di un amplificatore lock-in, e la linea di scarico alla porta di ingresso del blocco amplificatore.
  6. Misurare la sorgente di drenare conduttanza per diverse configurazioni di tensione di gate (vedere Figura 4).
    1. Globalmente decollare le tensioni applicate ai cancelli BL, BR, PL, SL e DL, mantenendo C1 e C2 porte a terra. Registrare le caratteristiche "turn-on" del dispositivo.
    2. Rampa individualmente giù ogni tensione di porta e registrare le caratteristiche dei cancelli 'pinch-off'.
    3. Regolare le tensioni di gate per definire elettrostaticamente un qudot ANTUM impostando le tensioni su BL e BR (PL, SL e DL) minore (maggiore) del turn-on tensioni. Registrare le caratteristiche del blocco Coulomb.

Representative Results

Fabrication dispositivo

Il processo di microfabbricazione iniziale (comma 1 del protocollo) è eseguita su uno spot di 4 pollici ad alta purezza wafer di silicio (di tipo n concentrazione di drogaggio ≈ 10 12 cm 3; resistività> 10 kΩcm; spessore = 310-340 micron ). Lo scopo è di realizzare il substrato su cui verranno depositati gli elettrodi di gate. Questo substrato è costituito da una regione intrinseca ricoperto con ossido di campo (passo 1.1), una regione N + ricoperto con ossido di campo (passo 1.2), una regione intrinseca ricoperto con ossido di gate di alta qualità (passo 1.3), e metallizzato n + regione per contatti ohmici (passo 1.4). Figure 1A-D illustrano le fasi principali del processo di microfabbricazione. figura 1E mostra un'immagine microscopica di un campo substrato dopo microfabbricazione. La dimensione minima per litografia in questa fase è di circa 4 micron.

Il SiO2 strato di ossido cresciuto nel passaggio 1.1 ha uno spessore nominale di 100 nm e viene usato come strato di passivazione. Le regioni di tipo N che agiscono come conduttori resistivi vengono ottenuti tramite fosforo diffusione. La densità di destinazione doping è di circa 19 Ottobre - 20 Ottobre cm 3. L'alta qualità SiO 2 che è selettivamente coltivata per essere utilizzato come dielettrico di gate ha uno spessore nominale di 5 nm. La densità dei difetti interfaccia di riferimento è <10 10 eV -1 cm -2 a metà gap. Un forno tripla parete dedicato e appositamente costruito viene utilizzato per questo processo. Questo sistema è progettato per minimizzare la contaminazione da ioni di metalli pesanti e ioni alcalini mobili, nonché evitare che l'umidità diffondere nella camera di ossidazione. Per formare i contatti elettrici, pastiglie alluminio sono depositati mediante evaporazione a fascio elettronico da parte delle regioni di tipo n.

Il processo di nanofabbricazione (vedi comma 2) viene eseguita sul chip substrAtes ottenuti dal taglio a cubetti il ​​wafer trattati al punto 1. L'obiettivo è quello di realizzare elettrodi di gate scala nanometrica utilizzati per definire elettrostaticamente i QD MOS. Ogni corsa nanofabbricazione produce tipicamente 10-15 campioni dispositivo completo. Elettronico a scansione (SEM) per immagini di 1-2 dispositivi per partita è di solito effettuata per confermare che le fasi di litografia EBL hanno avuto successo. Poiché immagini SEM può iniettare cariche nel substrato o nelle porte metalliche e causare perdite, solo un piccolo numero di dispositivi è controllata in questo modo, mentre il resto viene testato elettricamente. Dimensione minima per litografia in questa fase è di circa 35 nm. Per ottenere una buona uniformità dei film depositati Al, il metallo viene evaporato a velocità lenta a pochi angstrom / secondo, mentre il substrato è montato su un palco rotante. Ciò è mantenuta a temperatura ambiente, e la granulometria Al è stimata essere di circa 20 nm. La figura 2A illustra le principali fasi del nanofabricatioprocesso n. la figura 2B mostra un'immagine SEM con cui si verifica la corretta definizione degli elettrodi di gate. In generale, si punta alla realizzazione di quelle porte che definiscono direttamente la QD (BL, BR e PL) con la dimensione più piccola possibile caratteristica. Al contrario, quelle porte utilizzati per definire i serbatoi di elettroni (DL e SL) possono avere dimensioni più grandi per evitare la discretizzazione involontaria dei livelli energetici nelle derivazioni. Le nano-scala Ti / Pt marcatori realizzati in fase 2.3 sono utilizzati come riferimento per l'allineamento costante dei tre strati di porte. Platinum è scelto per la sua eccellente contrasto rispetto alla superficie SiO 2 in e-beam. Il titanio è utilizzato per migliorare l'adesione.

In tutte le fasi del processo di fabbricazione, pinzette carbonio-tip vengono utilizzati per gestire i chip, in modo da ridurre il rischio di scariche elettrostatiche distruttiva (ESD).

Infine, al fine di effettuare misurazioni elettriche su individispositivi doppi, ogni chip ha bisogno di essere spaccati in pezzi più piccoli di circa 2 x 2 mm 2 (comma 3). Ogni pezzo viene poi incollato su un circuito stampato su misura (Rogers R03010 bassa perdita dielettrica) i cui perni sono collegati agli elettrodi del dispositivo attraverso Al fili. Wire bonding è effettuata con una macchina bonder cuneo senza scaldare le fiches. La scelta dei parametri di legame appropriati si basa su due considerazioni. Da un lato, il legame del filo deve perforare l'Al y O x strato termico e fare buon contatto metallo-metallo con pad di gate. D'altra parte, uno stress meccanico eccessivo può provocare un evento che danneggia l'ossido di campo sotto la porta e causare perdite substrato punch-trogolo. Durante il processo di cablaggio, l'uso di un bracciale antistatico è consigliabile per evitare scariche elettrostatiche. In figura 3, un chip con 6 dispositivi individuali è incollato sul PCB.

Test di integrità del dispositivo

Before caricamento di un dispositivo in una piattaforma di misura della temperatura mK come un frigorifero diluizione, test elettrici preliminari sono effettuati a 4,2 K per controllare l'integrità del campione (vedi sotto-sezione 4 del protocollo). A tal fine, il PCB è inserito in un involucro di rame senza ossigeno ed è montato su una sonda tuffo, che viene poi immerso in un liquido He.

Il test iniziale è tipicamente una prova di tenuta che viene eseguita sequenzialmente su ciascuna porta. Un'unità source-misura è collegata ad un elettrodo di gate individuo mentre gli altri sono messi a terra. La tensione è dilagato fino a 1,5 V e la corrente viene misurata alla fonte. All'interno di questo campo di tensione, un cancello che funziona correttamente non dovrebbe condurre, perché lo strato SiO 2 isola il metallo dal substrato di silicio e Al y O x isola porte sovrapposte. Tipicamente, ripartizione ossido si verifica per tensioni superiori a ~ 4 V, in funzione della geometria del dispositivo e ossido thickness. Pertanto, se viene rilevata corrente durante il test, è probabile che almeno uno degli strati di ossido è danneggiato ed il dispositivo deve essere scartato. Generalmente, meno del 10% delle porte mostrano perdite. La resa è noto a risentire sviluppo planare degli elettrodi di gate. In particolare, maggiore è la sovrapposizione delle porte con la regione di ossido di porta più probabile sarà avere gate-to-substrato perdite. Analogamente, maggiore è la sovrapposizione tra le porte di diversi strati più probabile il verificarsi di gate-to-gate perdite sarà. La resa citato è rilevante per cancelli che occupano una superficie di circa 50 micron 2 sul ossido sottile e con interstrato sovrapposizioni di circa 0,5 micron 2.

Una volta che il dispositivo ha superato la prova di tenuta iniziale, i contatti di source e drain sono collegati ad un amplificatore lock-in e le porte ad una cremagliera modulare batteria controllabile tensione. In questa configurazione, il dispositivo è acceso on per dilagare a livello globale su tutte le tensioni di gate contemporaneamente. Successivamente, ogni tensione di gate è separatamente decelerato fino mantenendo gli altri al alte tensioni per verificare la capacità delle singole porte per pizzicare la corrente. Figura 4A mostra tracce rappresentativi di tali misurazioni. L'assenza di una o source-drain di conduzione pathway o individuo cancello pinch-off è spesso un'indicazione di qualche tipo di danno cancello come esplosione cancello o discontinuità di metallo.

Infine, la corrente di source-drain viene misurata in funzione della polarizzazione source-drain e tensione di gate stantuffo per osservare la firma di Coulomb blocco 16 (vedi Figura 4B).

Misure

Una volta trovato un dispositivo idoneo, viene smontato Egli liquido, e asciugato con una pistola ad aria calda per evitare la formazione di umidità che può causare ESD. Infine, viene trasferito in un refrigeratore a diluizione.

<p class = "jove_content"> Gli esperimenti vengono eseguiti in una diluizione di plastica frigorifero self-made con una temperatura di base di circa 100 mK. Il criostato è in una camera a vuoto immerso in un bagno di 4.2 K elio. Le linee elettriche sono termalizzata al piatto 1 K, che è anche utilizzato per condensare il vapore in entrata 3He. Nella camera di miscelazione, il trasferimento endotermico di 3He atomi dalla 3He-fase ricca in fase 3He-diluita permette al sistema di raggiungere una temperatura di base di circa 100 mK.

Come mostrato in figura 5, il frigorifero è dotato di 20 linee cc e 3 linee rf utilizzati per collegare l'elettronica a temperatura ambiente al dispositivo a bassa temperatura. Cinque delle linee DC sono cavi Thermocoax e 15 sono Twisted Pair fili del telaio. Queste linee collegano gli elettrodi di gate del campione da sorgenti di tensione dc alimentati a batteria. Divisori di tensione a RT sono utilizzati per ridurre il rumore elettrico sulle singole porte. Le linee RF sono cavi coassiali semirigidi che sono attenuato di 10 dB a 4 K per ridurre il rumore termico e dc bloccato a RT. Tali linee sono collegate alle guide d'onda complanari dei tee polarizzazione sul PCB.

Un amplificatore di transimpedenza basso rumore e di un multimetro digitale vengono utilizzati per misurare la corrente generata dalla pompa. L'elettronica è collegata al dispositivo tramite optoisolatori a batteria per impedire la formazione di anelli di massa. I segnali di trasmissione RF sono prodotti da un generatore di forme d'onda arbitrarie cui massa è isolato da quello del criostato mediante un componente di blocco dc (vedi Figura 5).

Il PCB contiene 16 linee in corrente continua pure e 4 linee di tee di polarizzazione utilizzate per combinare tensione CC e CA a bassa temperatura. Come mostrato nella Figura 3B, componenti discreti RC sono utilizzati per realizzare il collegamento a T (R = 100 k, C = 10 nF), e 50 Ω-abbinati guide d'onda complanari integrati vengono utilizzati per la propagazione di segnali ad alta frequenza.

e_content "> Una volta che il dispositivo è a temperatura mK, le tensioni di gate sono regolati in modo che solo elettrone occupazione nel QD è raggiunto. In particolare, barriere tunnel sono formati sotto porte BL e BR, ed uno strato di accumulazione di elettroni è indotta sotto cancelli PL, SL e DL. A tal fine, le tensioni di gate barriera sono impostati sotto della loro accensione valori, mentre le porte di accumulo sono polarizzati ad una superiore alla tensione di attivazione. In questo modo un QD è formato sotto cancello PL e il suo sviluppo planare è controllata tramite cancelli C1 e C2 cui tensioni sono mantenuti sotto della loro accensione valori per indurre confinamento elettrostatica. Successivamente, i segnali RF sono accesi per modulare periodicamente la trasparenza della barriera tunnel (s), e l'elettrochimica potenziale del punto. singolo elettrone pompaggio si ottiene con una o due tensioni sinusoidali di guida. Nel caso di azionamento di un segnale, il segnale di pilotaggio viene applicato alla porta BL per modulare il potenziale della barriera tunnel alla mano sinistra -latoQD. Nel caso dell'azionamento due segnali, le eccitazioni ac sono applicati ai cancelli BL e PL per modulare le potenzialità di entrambi barriera sinistra e QD alla stessa frequenza, ma con diverse fasi e ampiezze. Questi ulteriori gradi di libertà permettono di regolare la direzione del trasferimento elettronico 13. Un processo iterativo è in genere necessario per regolare i principali parametri sperimentali (ad esempio, ampiezze di segnale auto rf / fasi e tensioni di gate dc) e raggiungere ottimale di quantizzazione corrente. Si noti che nessuno dei due protocolli di pompaggio ha bisogno di un pregiudizio pozzo-sorgente per eseguire trasferimenti di carica. Quindi, gli elettrodi di source e drain sono messi a terra durante il funzionamento della pompa. La Figura 6 mostra la caratteristica altipiani corrente multipli interi di ef ottenuti applicando un segnale di pilotaggio a due sinusoidale alla barriera di ingresso (BL) e lo stantuffo (PL) cancello. Questi dati sono presi ad una frequenza di pilotaggio relativamente bassa (10 MHz) per i quali il t sintonia dei parametri può essere eseguita rapidamente. In pratica, è desiderabile utilizzare la pompa diverse centinaia di MHz, tipicamente richiedono un gran ottimizzazione dei parametri più fine 13.

Figura 1
Figura 1. Microfabrication. (A) Schema di fasi principali microfabbricazione. Cartoni animati, non sono in scala. (B) Realizzazione di una regione drogata per contatti ohmici. (C) Realizzazione di ossido di gate. (D) Metallizzazione di contatti ohmici. (E) microscopico immagine di un singolo campo su un chip dopo il processo di microfabbricazione è completato. La dimensione del campo è di 1,2 x 1,2 mm 2. Clicca qui per vedere una versione più grande di questa figura.

tenda "fo: keep-together.within-page =" always "> Figura 2
Figura 2. Nanofabrication. (A) processo di fabbricazione per i singoli strati del cancello. Cartoni animati, non sono in scala. (B) Il cancello nanostruttura a 3 strati utilizzato per esperimenti di carica di pompaggio. Sinistra: SEM immagine di un dispositivo simile a quello utilizzato per le misurazioni. A destra:. Schema viste in sezione del dispositivo attraverso X-cut e Y-cut Cliccate qui per vedere una versione più grande di questa figura.

Figura 3
Figura 3. Collegamenti elettrici al campione. (A) layout del circuito stampato. (B) ingrandimento di una regione della PCB con un bias-tee (sinistra) und circuito equivalente (a destra). (C) Un chip con 6 campi singoli incollati sul supporto del chip e fili di collegamento per il collegamento elettrico al PCB. (D) l'immagine al microscopio di un singolo campo dopo nanofabbricazione. (E) SEM immagine del layout porta al centro della regione di ossido di porta. Cliccate qui per vedere una versione più grande di questa figura.

Figura 4
Figura 4. prove preliminari. (A) Corrente Source-drain ac (root mean square) in funzione delle diverse tensioni di gate. Le tracce sono misurati con un amplificatore lock-in con 50 mV RMS eccitazione a 113.17 Hz. Per tensione di gate individuo ripercorre le tensioni di gate rimanenti sono fissate a 2,0 V, ad eccezione di V C1 = <em> V C2 = 0,0 V. (B) Mappa dei colori di corrente source-drain in funzione di stantuffo tensione gate e source-drain tensione di polarizzazione. V SL = 1,5 V, V DL = 1,15 V, V BL = 0,78 V, V BR = 0,85 V, V C1 = V C2 = 0.0 V. Clicca qui per vedere una versione più grande di questa figura.

Figura 5
Linee Figura 5. Schema della misurazione di set-up. Venti dc (verde) e tre linee coassiali RF (nero) Collegare l'elettronica RT al PCB. Lo scarico della pompa (viola) è collegato ad un amplificatore di transimpedenza e un multimetro digitale tramite un optoisolatore, mentre il contatto di source (rosso) è collegato a massa. Collegamenti di terra separati (indicated con simboli diversi) vengono utilizzati per la strumentazione elettronica e le linee elettriche criostato. Cliccate qui per vedere una versione più grande di questa figura.

Figura 6
Figura 6. quantizzazione attuale. Corrente pompato in funzione di V PL per due-segnale pilota sinusoidale di f = 10 MHz applicato a cancelli BL e PL. Differenza di fase = 49 °, V RF PL = V RF BL = 0,31 V pp. La posizione ideale degli altipiani di pompaggio a multipli interi di ef sono mostrati come linee orizzontali rosse. Clicca qui per vedere una versione più grande di questa figura.

Discussion

Il protocollo riportato in questo documento descrive le tecniche per fabbricare silicio MOS QDs, nonché le procedure sperimentali per testare la loro integrità funzionale e azionabili come pompe a singolo elettrone. Sorprendentemente, adattando il disegno porta, lo stesso processo di fabbricazione può essere impiegato per produrre dispositivi adatti per quantum bit lettura e controllo 17, nonché carica pompaggio 12,13. Prendiamo atto che molti dei parametri di processo citati in questo articolo può variare a seconda degli strumenti di fabbricazione utilizzati (calibratura, la marca o modello), così come il tipo di substrato di silicio (spessori e densità sfondo doping). Quantitativi come la dose di esposizione litografia o tempo di sviluppo, acquaforte o la durata di ossidazione, devono essere accuratamente calibrati e testati per garantire un rendimento affidabile. Inoltre, è fondamentale per evitare la contaminazione incrociata derivante dall'uso degli stessi strumenti di fabbricazione per diversi processi. A tal fine, un numero di crpassaggi itical vengono eseguite con apparecchiature dedicate esclusivamente alla lavorazione del silicio come evaporatori metallo, forni ossigeno e bagni HF.

Più in generale, il silicio è disegno un crescente interesse come il materiale di scelta per realizzare pompe di carica 18-20. Ciò è in parte dovuto alla prospettiva attraente di implementare un nuovo standard di corrente elettrica basata quantistica con un processo di silicio compatibile industria. Questo potrebbe beneficiare di tecniche di integrazione ben consolidate e affidabili per la scalabilità, la parallelizzazione e l'overhead di guida. È importante sottolineare che una tecnologia full complementare MOS (CMOS), privi di metalli tradizionali come il materiale porta, ha dimostrato notevolmente ridotto le fluttuazioni di carica di fondo in dispositivi a singolo elettrone 21. Queste fluttuazioni possono essere dannose per il raggiungimento precisioni metrologici.

Il protocollo qui descritto limitato alla realizzazione di nano-dispositivi MOS con porte in metallo. Pertanto, per Achieve piena compatibilità industriale e ridurre le fluttuazioni di carica, sarebbe necessario modificare le tecniche di deposizione per cancelli e utilizzare altamente silicio policristallino drogato come materiale di gate.

In conclusione, le pompe MOS QD qui discussi hanno recentemente unito il vantaggio tecnologico di silicio con ottime prestazioni in termini di accurata generazione attuale 13. Questo deriva dalla elevata flessibilità del processo di progettazione e di fabbricazione, che permettono uno a impilare strati multipli cancello che conduce ad un sistema compatto e versatile. Il tunability multa risultante del confinamento elettrostatica del punto insieme con la possibilità di ridurre le fluttuazioni di carica di fondo pone le basi per superare le sfide principali osservati in altri semiconduttori pompe 22,23.

Disclosures

Gli autori non hanno nulla da rivelare.

Acknowledgments

Ringraziamo KY Tan, P. Sede e GC Tettamanzi per le discussioni utili. Noi riconosciamo il sostegno finanziario da parte del Consiglio australiano di ricerca (Grant No. DP120104710), l'Accademia di Finlandia (Grant No. 251.748, 135.794, 272.806) e il sostegno della australiano impianto di fabbricazione nazionale per la fabbricazione di dispositivi. AR riconosce il sostegno finanziario del regime di Concessione Ricercatore Università del New South Wales Early Career. È anche riconosciuto la fornitura di servizi e supporto tecnico di Aalto University di Micronova Nanofabrication Centre.

Materials

Name Company Catalog Number Comments
Silicon wafers TOPSIL 4 inch
Electron-beam lithography machine Raith gmbh Raith 150two
E-beam resist  MicroChem gmbh PMMA
Photoresist MicroChem gmbh nLOF2020
Mask aligner Quintel Q6000
Photoresist developer MicroChem gmbh AZ826MIF

DOWNLOAD MATERIALS LIST

References

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Rossi, A., Tanttu, T., Hudson, F. E., Sun, Y., Möttönen, M., Dzurak, A. S. Silicon Metal-oxide-semiconductor Quantum Dots for Single-electron Pumping. J. Vis. Exp. (100), e52852, doi:10.3791/52852 (2015).

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