Summary
Apresentado aqui é um protocolo para analisar alterações nanoestruturais durante o viés in situ com a microscopia eletrônica de transmissão (TEM) para uma estrutura metal-isolador-metal empilhada. Possui aplicações significativas na troca de barras resistivas para a próxima geração de circuitos lógicos programáveis e hardware neuromimicing, para revelar seus mecanismos de operação subjacentes e aplicabilidade prática.
Abstract
A arquitetura da trave de comutação resistiva é altamente desejada no campo das memórias digitais devido a benefícios de baixo custo e alta densidade. Diferentes materiais mostram variabilidade nas propriedades de comutação resistiva devido à natureza intrínseca do material utilizado, levando a discrepâncias no campo devido aos mecanismos de operação subjacentes. Isso destaca a necessidade de uma técnica confiável para entender mecanismos usando observações nanoestruturais. Este protocolo explica um processo detalhado e metodologia da análise nanoestrutural in situ como resultado do viés elétrico utilizando microscopia eletrônica de transmissão (TEM). Ele fornece evidências visuais e confiáveis de mudanças nanoestruturais subjacentes em operações de memória em tempo real. Também está incluída a metodologia de fabricação e caracterizações elétricas para estruturas assimétricas da trave incorporando óxido de vanádio amorfo. O protocolo explicado aqui para filmes de óxido de vanádio pode ser facilmente estendido a qualquer outro material em uma estrutura sanduíche de metal-dielétrico. Prevê-se que as traves de comutação resistiva sirvam à lógica programável e circuitos neuromórficos para dispositivos de memória de próxima geração, dada a compreensão dos mecanismos de operação. Este protocolo revela o mecanismo de comutação de forma confiável, oportuna e econômica em qualquer tipo de materiais de comutação resistiva e, assim, prevê a aplicabilidade do dispositivo.
Introduction
As memórias de óxido de mudança de resistência são cada vez mais usadas como bloco de construção para novas arquiteturas de memória e lógica devido à sua velocidade de comutação compatível, estrutura celular menor e a capacidade de ser projetada em matrizes de trave tridimensionais de alta capacidade (3D)1. Até o momento, vários tipos de comutação foram relatados para dispositivos de comutação resistiva2,3. Os comportamentos comuns de comutação de óxidos metálicos são unipolar, bipolar, comutação resistiva complementar e comutação de limiar volátil. Somando-se à complexidade, a célula única foi relatada para mostrar desempenho de comutação resistiva multifuncional, bem como4,5,6.
Essa variabilidade significa que são necessárias investigações nanoestruturais para entender as origens de diferentes comportamentos de memória e mecanismos de comutação correspondentes para desenvolver uma troca claramente definida dependente de condições por utilidade prática. Técnicas comumente relatadas para entender os mecanismos de comutação são perfil de profundidade com espectroscopia fotoeletriva de raios-X (XPS)7,8, espectroscopia de massa de íon secundário nanoescala (nano-SIMS)6, espectroscopia de fotoluminescência não destrutiva (PL)8,caracterização elétrica de diferentes tamanhos e espessura de óxido funcional de dispositivos, nanoindentação7, microscopia eletrônica de transmissão (TEM), espectroscopia de raios-X dispersivos de energia (EDX) e espectroscopia de perda de energia eletrônica (EELS) em lamella transversal em uma câmara TEM6,8. Todas as técnicas acima forneceram insights satisfatórios sobre os mecanismos de comutação. No entanto, na maioria das técnicas, mais de uma amostra é necessária para análise, incluindo os dispositivos imaculados, eletroformados, definidos e redefinidos, para entender o comportamento completo de comutação. Isso aumenta a complexidade experimental e é demorado. Além disso, as taxas de falha são altas, pois localizar um filamento subnanoescala em um dispositivo de poucos mícrons de tamanho é complicado. Portanto, experimentos in situ são importantes em caracterizações nanoestruturais para entender mecanismos de operação, pois fornecem evidências em experimentos em tempo real.
Apresentado é um protocolo para a realização in situ TEM com viés elétrico para pilhas de metal-isolador-metal (MIM) de dispositivos de comutação assimétrica. O objetivo principal deste protocolo é fornecer uma metodologia detalhada para a preparação de lamella utilizando um feixe de íons de foco (FIB) e configuração experimental in situ para TEM e viés elétrico. O processo é explicado por meio de um estudo representativo de dispositivos transversais assimétricos baseados em óxido de vanádio amorfo em fases mistas(a-VOx)4. Também é apresentado o processo de fabricação de dispositivos de ponto cruzado incorporando um-VOx,que pode ser facilmente dimensionado até as traves, utilizando processos padrão de fabricação micro-nano. Este processo de fabricação é importante, pois incorpora nas traves a-VOx que se dissolve na água.
A vantagem deste protocolo é que com apenas uma lamella, mudanças nanoestruturais podem ser observadas no TEM, ao contrário das outras técnicas, onde um mínimo de três dispositivos ou lamellae são necessários. Isso simplifica significativamente o processo e reduz o tempo, o custo e o esforço, ao mesmo tempo em que fornece evidências visuais confiáveis de mudanças nanoestruturais nas operações em tempo real. Além disso, é projetado com processos padrão de micro-nano fabricação, técnicas de microscopia e instrumentos de maneiras inovadoras para estabelecer sua novidade e resolver as lacunas de pesquisa.
No estudo representativo descrito aqui para dispositivoscross-point baseados em -VOx,o protocolo IN SITU TEM ajuda a entender o mecanismo de comutação por trás do comutação de limiar apolar e volátil4. O processo e a metodologia desenvolvidos para observar mudanças nanoestruturais em um-VOx durante o viés in situ podem ser facilmente estendidos à temperatura in situ, e na temperatura in situ e viés simultaneamente, apenas substituindo o chip de montagem lamella, e a qualquer outro material, incluindo duas ou mais camadas de material funcional em uma estrutura sanduíche metal-isolador-metal. Ajuda a revelar o mecanismo de operação subjacente e explicar características elétricas ou térmicas.
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Protocol
1. Processo de fabricação e caracterização elétrica
- Use a fotolitografia de reversão de imagem padrão9 para o eletrodo inferior padrão (camada 1 DO BE) com fotoresist dos dispositivos usando os seguintes parâmetros:
- Gire o fotoresist a 3.000 rpm, leve-o a 90 °C para 60 s, exponha com 25 mJ/cm2 com um laser de 405 nm, asse a 120 °C para 120 s, realize exposição de inundação com 21 mW/cm2 e um laser de 400 nm, desenvolva usando desenvolvedor e enxágue com água desionizada.
- Deposite 5 nm de titânio (Ti) para adesão e 15 nm de platina (Pt) no topo com um sistema evaporador de feixe de elétrons com o substrato padronizado na camada 1.
- Decolagem dos metais depositados colocando o substrato em um banho de acetona por ~20 minutos. Em seguida, aplique vibrações ultrassônicas por 2 minutos e enxágue com acetona e álcool isopropílico (IPA) para completar os padrões BE. Repita se a decolagem não estiver limpa(Figura 1A, passo 1).
- Padre a camada de óxido funcional (camada 2) com fotolitografia em cima do BE conforme descrito na etapa 1.1.
- Deposite ~100 nm de a-VOx e 5 nm de Ti em cima da camada 2 usando um sistema de sputtering10.
- Retire o óxido funcional colocando o substrato em um banho de acetona e aplicando vibrações ultrassônicas pulsadas manualmente com pulsos de 2 a 3 s para finalizar os padrões funcionais de óxido. Repita o procedimento se os padrões não estiverem limpos. (Figura 1A, passo 2 e passo 3)
- Da mesma forma, complete os padrões de eletrodo superior (TE) (camada 3) com Ti_20 nm/Pt_200 nm usando fotolitografia de reversão de imagem, evaporação do feixe de elétrons e o processo de decolagem descrito na etapa 1. (Figura 1A, passo 4)
NOTA: Isso completa a fabricação do dispositivo de ponto cruzado, Figura 1B. - Realize análises elétricas e de temperatura no dispositivo fabricado para entender seu desempenho de comutação de resistência.
- Use o medidor de origem com sistema de medição I-V de corrente direta de duas sondas (DC) e uma estação de sonda para medições elétricas.
- Mantenha sempre a conformidade atual relevante para evitar danificar os dispositivos.
- Para analisar o comportamento atual do dispositivo, realize análises controladas por tensão e aplique varreduras de tensão começando com uma baixa tensão de 0,1 V em viés positivo e aumentando lentamente até que a eletroformação seja observada.
NOTA: Eletroformação é um evento único no qual alguns filamentos condutores de nanômetros são formados dentro do óxido funcional inicialmente isolante em uma determinada tensão, que depende de propriedades intrínsecas do material e dimensões do dispositivo. Neste ponto, observa-se uma queda súbita de resistência ou aumento da corrente no gráfico de tensão atual devido a um caminho condutor formado. - Após a eletroformação, aplique varreduras bidirecionais de tensão para obter desempenho de comutação de limiar volátil. Ajuste a tensão para alcançar uma alta relação ON/OFF. Neste caso, uma relação de comutação de ~10 foi atingida.
- Analise as características de tensão atual em diferentes temperaturas da temperatura ambiente a 90 °C aumentando em etapas de 10 °C e volte à temperatura ambiente usando um estágio controlado pela temperatura.
2. Gridbar e montagem de chip tendencioso
- Projete a barra de grade otimizada fib no software CAD e fabricação utilizando técnicas padrão de usinagem internamente para a montagem dos chips de viés/aquecimento usados para experimentos in situ TEM, como mostrado na Figura 2.
NOTA: A Figura 2A mostra partes separadas da barra de grade para montar três chips simultaneamente nas trincheiras em forma quadrada. A Figura 2B mostra a seção de trincheira quadrada ampliada projetada para se adequar aos chips de viés/aquecimento in situ disponíveis para TEM. - Limpe o chip de viés colocando-o em uma placa de vidro Petri cheia de acetona e gire suavemente por 2 minutos. Em seguida, retire o chip e coloque-o em uma placa de Petri cheia de metanol e gire suavemente por 2 minutos. Finalmente, seque com nitrogênio pressionado.
NOTA: Chips de viés comprados comercialmente, chamados de E-chips, possuem um revestimento fotoresistista para proteção. - Alinhe o chip de viés pré-recolhido em trincheiras quadradas de gridbar, como visto na Figura 2C.
- Fixar a tampa da grade em cima do chip de viés com parafusos para finalizar a colocação do chip E na barra de grade(Figura 2D).
3. Preparação lamella, montagem em chip de viés usando feixe de íons focado, e microscopia eletrônica de transmissão in situ
- Fabricar as amostras separadamente conforme descrito na seção 1 com um BE mais espesso de Ti_10 nm/Pt_100 nm, como visto na Figura 3A.
- Monte a amostra recém-preparada em um stub de metal usando fita de carbono condutora e carregue na câmara FIB. Aplique fita adicional na amostra para aterramento para evitar problemas de carregamento.
- Carregue a barra de grade montada em chip na câmara a uma inclinação de 52° (ver Figura 3B). Isso será perpendicular ou paralelo à coluna do feixe de íons, dependendo da rotação do estágio.
- Concentre-se, astigmate, e alinhe o feixe de elétrons em uma superfície de amostra usando o painel de controle físico do microscópio e software em locais de preparação lamella.
- Verifique a altura eucêntrica da localização da amostra focal focada e a coincidência do feixe de feixe de elétrons e feixe de íons.
NOTA: A altura eucêntrica é a posição onde a imagem da amostra não se move quando a amostra está inclinada. - Clique no programa Auto TEM (programa automático de preparação de lamella) para executá-lo no local da amostra focalizando usando o software de controle de microscópio. O programa automático segue a sequência descrita abaixo.
NOTA: Isso completará o processo de criação de uma tem lamella (Figura 4). O progresso do programa AutoTEM pode ser observado ao vivo na tela da área de trabalho.- Crie marcadores de alinhamento fiduciário cruzados com fresagem de silício e deposite uma camada protetora de carbono de 1,5 μm de espessura sobre a área de 20 μm x 5 μm entre marcadores de alinhamento.
- Trincheiras de moinho em ambos os lados da camada protetora de carbono com uma corrente de feixe de íons de 5 nA para criar a lamella.
- Afina a lamella com uma corrente de íons de íons de 1 nA primeiro e, em seguida, com corrente de íon de íons de 300 pA para atingir uma espessura de 1 μm.
- Incline a amostra para 7° para realizar um corte J na lamella para separação do substrato.
- Incline a amostra para 0° (ou seja, perpendicular à coluna do feixe de elétrons) e conecte a lamella à agulha manipuladora empunhando usando Pt (Figura 5A).
- Após o apego ao micromanipulador, separe a lamella do substrato com o corte final e retraia lentamente o micromanipulador(Figura 5B).
- Concentre o feixe na borda superior do chip de viés na barra de grade, a posição de montagem lamella.
- Leve a lamella lentamente para o chip de viés com a agulha manipuladora(Figura 6A).
- Alinhe a lamella no centro da abertura de 17 μm na borda superior do chip de viés. Mova-o lentamente para baixo até que ele mal toque a superfície do chip e solde as bordas inferiores da lamella para o chip usando Pt (Figura 6B).
- Corte o micromanipulador livre da lamella com moagem de silício e retraia o micromanipulador.
- Conecte as bordas superiores da lamella com traços pt aos dois eletrodos do chip de viés para conexões elétricas(Figura 6C).
NOTA: O TE e o BE são curtos neste ponto tanto no lado esquerdo quanto direito. - Afina a região central da lamella primeiro usando 300 pA e, em seguida, com feixes de íons de 100 pA para fazer a lamella com menos de 100 nm de espessura(Figura 6D) inclinando o espécime frente e para trás em 2° para garantir rostos paralelos e uma espessura uniforme.
- Polir a camada danificada pelo feixe de íons com a tensão acelerada do feixe ga de 5 kV em um ângulo de 5° para a superfície em ambos os rostos.
- Remova a conexão curta entre os eletrodos superior e inferior do dispositivo com cortes de isolamento na região diluída para criar um caminho atual de BE para TE através da região ativa(Figura 7A).
- Monte o chip de viés com lamella no suporte do chip de viés e, em seguida, carregue o suporte do chip de viés na câmara TEM.
- Conecte os fios do suporte do chip de viés ao medidor de origem e a um PC de controle.
NOTA: Coloque cuidadosamente os fios de conexão para aliviar a tensão e minimizar quaisquer vibrações durante o experimento. - Aguarde que a pressão da câmara TEM caia para 4e-5 Torr e, em seguida, concentre-se, astigmate, e alinhe o feixe de elétrons em uma seção transversal da superfície lamella usando os botões de controle TEM.
- Aplique varreduras de tensão ou tensão constante em diferentes tensões de viés e colete os micrografos TEM in situ.
NOTA: Dados relacionados a padrões de difração, espectroscopia de raios-X de difração eletrônica (EDX) e mapeamento de espectroscopia de perda de energia eletrônica (EELS) também podem ser coletados em diferentes tensões de viés in situ.
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Representative Results
Os resultados obtidos utilizando este protocolo para osdispositivos a-VOx cross-point são explicados na Figura 8. A Figura 8A mostra o micrografo TEM da lamella intacta. Aqui os padrões de difração (inset) indicam a natureza amorfa do filme de óxido. Para as medições in situ TEM, foram aplicadas tensões controladas a partir de 25 mV a 8 V em etapas de 20 mV com o eletrodo inferior (BE) positivamente tendencioso e eletrodo superior (TE) aterrado. A Figura 8B mostra que a 4 V uma região cristalina localizada formada na camada de óxido. Aqui, d-espaçamento foi de 0,35 nm, como mostrado nos padrões TEM (HRTEM) de alta resolução e difração (insets). Este espaçamento dcorresponde ao plano (011) da fase10VO 2 –M1,11. A Figura 8C mostra as múltiplas ilhas de cristal localizadas dentro da camada de óxido a 5 V. Estas ilhas cristalinas foram orientadas em direções diferentes em relação ao substrato. Dois espaçamentos diferentes dpodem ser observados nos correspondentes FFT e HRTEM (insets): 0,35 nm e 0,27 nm. Um espaçamento de 0,27 nm corresponde à fase VO2–A, enquanto 0,26 nm corresponde à fase2-M1 VO1. Considerando os defeitos de aberração e os limites de correção de inclinação do instrumento, o espaçamento observado de 0,27 nm dprovavelmente corresponde à fase mista de VO2–M1 e VO2–A. A Figura 8D mostra as franjas Moiré a 6 V. Há vários locais de nucleação na lamella. Aqui FFT e HRTEM (insets) fornecem mais evidências das diferentes orientações das ilhas de cristal VO2–M1. Após 6 V, a lamella é completamente cristalizada com múltiplas orientações apenas com o viés elétrico sem qualquer ressarem convencional.
Esta é a primeira demonstração de umfilme fino -VOx cristalizando-se em ilhas localizadas c-VO2 com viés elétrico. A forte evidência para a presença de ilhas c-VO2 em dispositivos a-VOx após viés em tensão mais alta comprova as características de comutação resistiva(Figura 2 da referênciacitada 4) e o mecanismo de comutação(Figura 6 da referênciacitada 4) para dispositivos transversais assimétricos baseados em fases mistas a-VOx.
Os resultados mostram a aplicação do protocolo explicado. Aqui as alterações nanoestruturais in situ foram capturadas na remanência de varreduras de tensão em diferentes tensões com os micrografos TEM (HRTEM) de alta resolução e padrões correspondentes de difração.
Figura 1: Fluxo de fabricação e esquema de estrutura de dispositivo de ponto cruzado. (A) Fluxo de fabricação incorporando ti capping para proteger a-VOx filme de dissolver-se na água. (B) Esquema da estrutura do dispositivo de ponto cruzado. Este número foi modificado a partir de Nirantar et al.4. Clique aqui para ver uma versão maior desta figura.
Figura 2: Barra de grade otimizada FIB personalizada para a montagem in situ de chips TEM. (A) Partes individuais da barra de grade. (B) Trincheira quadrada para colocação de chip in situ TEM. (C) Chip de viés alinhado para in situ TEM na trincheira quadrada. (D) Chip de viés montado na barra de grade. Clique aqui para ver uma versão maior desta figura.
Figura 3: Pilhas de seção transversal para amostras in situ e configuração de câmara FIB de chip de viés. (A) Pilhas de seções transversais de dispositivos preparados separadamente para viés in situ usando amostra TEM. (B) Configuração da barra de grade na câmara para permitir o acesso ao detector de microscopia eletrônica de varredura (STEM) para corte de precisão e conexões na lamella. Clique aqui para ver uma versão maior desta figura.
Figura 4: Etapas de processamento do Auto TEM. (A) Marcadores de alinhamento e deposição de camada de proteção. (B) Trincheiras formadas com fresagem áspera utilizando uma corrente de 5 nA. Clique aqui para ver uma versão maior desta figura.
Figura 5: O processo de separação de lamella do substrato. (A) Feito manualmente j-cut e anexado lamella à agulha manipuladora. (B) Extraído lamella através das trincheiras após o corte final da separação. Clique aqui para ver uma versão maior desta figura.
Figura 6: Montagem de Lamella no processo de chip de viés. (A) Manipulador trazendo a lamella anexada ao chip de viés. (B) Lamella anexada ao chip de viés. (C) Conexões com traços de platina entre os eletrodos do chip de viés e a região de interesse da lamella. (D) Sub-100 nm região central diluída da lamella. Clique aqui para ver uma versão maior desta figura.
Figura 7: Cortes finais de isolamento e o caminho atual na lamella e micrografia do chip de viés otimizado FIB. Clique aqui para ver uma versão maior desta figura.
Figura 8: In situ transmissão elétrica microscopia eletrônica. Lamellaoriginal. O inset mostra o FFT da camada funcional. (B) Micrografo após viés de 4 V. O conjunto FFT mostra a fase c-VO2 (M1) com o plano (011) e o conjunto HRTEM mostra a separação das franjas como 0,35 nm. (C) Micrografia após 5 V. Os insets FFT e HRTEM mostram vários locais de nucleação e orientações diferentes do mesmo c-VO2–M1. (D) Micrografo após 6 V. FFT inset mostra diferentes orientações da mesma fase c-VO2 – M1. O conjunto hrtem mostra a formação de franjas Moiré. Este número foi modificado a partir de Nirantar et al.4. Clique aqui para ver uma versão maior desta figura.
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Discussion
Este artigo explica o protocolo para viés in situ com microscopia eletrônica de transmissão, incluindo o processo de fabricação do dispositivo, design de barra de grade para montagem de chip tendencioso, preparação e montagem de lamella no chip de viés, e TEM com viés in situ.
Explica-se a metodologia de fabricação de dispositivos de ponto cruzado, que podem ser facilmente dimensionados até estruturas de traves. O revestimento ti de óxido de vanádio é essencial para incorporar óxido vanádio amorfo, pois dissolve-se na água durante as etapas de fabricação após umadeposição -VOx. Os dispositivos são fabricados com dois tamanhos diferentes para testes elétricos, 4 μm x 4 μm e 6 μm x 6 μm. O eletrodo de contato usado aqui é Pt, um metal nobre que se degrada minimamente durante o período de fabricação. Devido a isso e para evitar a cristalização uniforme do óxido de vanádio na estrutura do dispositivo, a etapa de renascedor eletrodo tipicamente utilizada foi omitida neste método de fabricação. Um fluxo de fabricação completo e o esquema de estrutura do dispositivo é apresentado Figura 14.
Para experimentos in situ, os dispositivos são fabricados separadamente com BE mais espesso, como explicado na etapa 1 da preparação e montagem da lamella na seção de chip de viés. Isso é feito para evitar a deposição de partículas Pt na camada funcional durante as conexões. A mudança na espessura do BE não deverá ter efeito na comutação do dispositivo.
Os chips de viés comercialmente disponíveis (por exemplo, E-chip) para viés in situ com TEM têm quatro eletrodos tendenciosos disponíveis para conexão e uma abertura de 17 μm de largura para a montagem da lamella, como mostrado na Figura 7B. Uma barra de grade personalizada foi projetada para montar os chips de viés, pois este arranjo permite o acesso ao detector de microscopia eletrônica de transmissão de varredura (STEM) na câmara FIB para corte preciso e conexão da lamella montada no chip de viés. Isso é especialmente necessário para os cortes precisos de isolamento explicados na etapa 17 da preparação e montagem da lamella na seção de chip tendencioso. Para o processo de preparação e montagem de lamella, a sequência de conexões Pt, lamella desbasmando e fazendo cortes de isolamento (etapas 14-17 de preparação e montagem de lamella) são as mais críticas para alcançar uma lamella limpa. Aqui, os traços de conexão pt são realizados antes do processo de afinamento para evitar a deposição de partículas Pt na camada de óxido funcional, que pode arruinar atributos elétricos.
Como a lamella é preparada usando a fresagem de íons Ga, alguma contaminação ga indesejável é esperada na lamella final. No entanto, o polimento lamella é realizado para reduzir significativamente os danos causados pelo feixe ga. Outra desvantagem deste protocolo é que as dimensões da lamella são significativamente menores (em nanoescala) em comparação com o dispositivo real (alguns mícrons). Devido a isso, a variabilidade pode ser observada nas caracterizações elétricas do dispositivo real e do dispositivo à base de lamella.
Apesar disso, este protocolo oferece uma vantagem significativa sobre as técnicas existentes, pois fornece verificação visual de cada etapa da preparação lamella e durante o viés in situ. Como todas as etapas podem ser vistas visualmente em tempo real, falhas são detectadas e corrigidas imediatamente. Não há aspectos ocultos no processo e a solução de problemas é simplesmente por observação visual, a menos que haja algum problema específico do instrumento.
A metodologia apresentada tem notável impacto no campo da ciência material e dispositivos de comutação resistiva compatíveis com altas condições de vácuo. O protocolo pode explicar os resultados elétricos e mecanismos de operação baseados em alterações nanoestruturais observadas visualmente in situ. Este protocolo influenciará a próxima geração de nanoeletrônicas, circuitos lógicos, dispositivos neuromórficos e ciências materiais para revelar os mecanismos de operação subjacentes e prever a aplicabilidade prática de novas estruturas e materiais.
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Disclosures
Os autores não têm nada a revelar.
Acknowledgments
Este trabalho foi realizado em parte no Micro Nano Research Facility da RMIT University no Nó Vitoriano da Instalação Nacional australiana de Fabricação (ANFF). Os autores reconhecem as instalações e a assistência científica e técnica da Microscopia da Universidade RMIT, Microanálise Facility, um laboratório vinculado da Microscopia Austrália. O apoio de bolsas do programa Australian Postgraduate Award (APA)/Research Training Program (RTP) do governo australiano é reconhecido. Agradecemos ao Professor Madhu Bhaskaran, ao Professor Associado Sumeet Walia, ao Dr. Matthew Field e ao Sr. Brenton Cook por suas orientações e discussões úteis.
Materials
| Name | Company | Catalog Number | Comments |
| Resist processing system | EV group | EVG 101 | |
| Acetone | Chem-Supply | AA008 | |
| Biasing Chip - E-chip | Protochips | E-FEF01-A4 | |
| Developer | MMRC | AZ 400K | |
| Electron beam evaporator - PVD 75 | Kurt J Leskar | PRO Line - eKLipse | |
| Focused Ion beam system | Thermo Fisher - FEI | Scios DualBeamTM system | |
| Hot plates | Brewer Science Inc. | 1300X | |
| Magnetron Sputterer | Kurt J Leskar | PRO Line | |
| Mask aligner | Karl Suss | MA6 | |
| Maskless Aligner | Heildberg instruments | MLA150 | |
| Methanol | Fisher scientific | M/4056 | |
| Phototresist | MMRC | AZ 5412E | |
| Pt source for e-beam evaporator | Unicore | ||
| The Fusion E-chip holder | Protochips | Fusion 350 | |
| Ti source for e-beam evaporator | Unicore | ||
| Transmission Electron Microscope | JEOL | JEM 2100F |
References
- Kozma, R., Pino, R. E., Pazienza, G. E. Advances in Neuromorphic Memristor Science and Applications. Kozma, R., Pino, R. E., Pazienza, G. E. , Springer. Netherlands. 9-14 (2012).
- Pan, F., Gao, S., Chen, C., Song, C., Zeng, F. Recent progress in resistive random access memories: Materials, switching mechanisms, and performance. Materials Science and Engineering: R: Reports. 83, 1-59 (2014).
- Zhou, Y., Ramanathan, S. Mott Memory and Neuromorphic Devices. Proceedings of the IEEE. 103 (8), 1289-1310 (2015).
- Nirantar, S., et al. In Situ Nanostructural Analysis of Volatile Threshold Switching and Non-Volatile Bipolar Resistive Switching in Mixed-Phased a-VOx Asymmetric Crossbars. Advanced Electronic Materials. 5 (12), 1900605 (2019).
- Rupp, J. A., et al. Different threshold and bipolar resistive switching mechanisms in reactively sputtered amorphous undoped and Cr-doped vanadium oxide thin films. Journal of Applied Physics. 123 (4), 044502 (2018).
- Ahmed, T., et al. Inducing tunable switching behavior in a single memristor. Applied Materials Today. 11, 280-290 (2018).
- Nili, H., et al. Nanoscale Resistive Switching in Amorphous Perovskite Oxide (a-SrTiO3) Memristors. Advanced Functional Materials. 24 (43), 6741-6750 (2014).
- Ahmed, T., et al. Transparent amorphous strontium titanate resistive memories with transient photo-response. Nanoscale. 9 (38), 14690-14702 (2017).
- Reuhman-Huisken, M. E., Vollenbroek, F. A. An optimized image reversal process for half-micron lithography. Microelectronic Engineering. 11 (1), 575-580 (1990).
- Taha, M., et al. Insulator-metal transition in substrate-independent VO2 thin film for phase-change devices. Scientific Reports. 7 (1), 17899 (2017).
- Booth, J. M., et al. Correlating the Energetics and Atomic Motions of the Metal-Insulator Transition of M1 Vanadium Dioxide. Scientific Reports. 6, 26391 (2016).
- Lee, S., Ivanov, I. N., Keum, J. K., Lee, H. N. Epitaxial stabilization and phase instability of VO2 polymorphs. Scientific Reports. 6, 19621 (2016).
